【正文】 圖 46 用電路實(shí)現(xiàn)加 /減脈沖控制器的仿真波形 由電路仿真波形可以看出： ① clk 為加減脈沖控制器的時(shí)鐘， out1 為翻轉(zhuǎn)觸發(fā)器的輸出， iout 為加減脈沖控制器的最后輸出，現(xiàn)分析它們的的時(shí)序關(guān)系為： clk： 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 Out1： 0 1 1 0 0 1 1 0 0 1 1 0 0 0 0 1 1 0 0 iout： 1 0 0 0 1 0 0 0 1 0 0 0 1 0 1 0 1 0 0 理工大學(xué)畢業(yè)設(shè)計(jì) 22 可分析得下式，恰符合原理圖的邏輯關(guān)系。每有一個(gè)進(jìn) 位（ inc=1） ，則有一個(gè) iout脈沖的提前輸出，每有一個(gè)借位 （ dec=1） ，則有一個(gè) iout脈沖的延后輸出，但由于存在一定的時(shí)延，進(jìn)借位與脈沖的提前與延后有一定的相位誤差。 圖 414 鎖相環(huán) K=256時(shí)的仿真波形 由圖 414 可看出， u1 和 u2 達(dá)到鎖定的時(shí)間為 。因而， K=M/4 時(shí)稱為最小波紋配置。 圖 416 鎖相環(huán) K=16時(shí)的仿真波形 由圖 416 可看出， u1 和 u2 達(dá)到鎖定的時(shí)間為 。 鎖相環(huán)技術(shù)可以調(diào)制穩(wěn)定的信號，在信號發(fā)射方面有很廣的應(yīng)用，所以，掌握鎖相環(huán)技術(shù)是十分必要的。 學(xué)習(xí)期間 ， 同學(xué)們在系統(tǒng)的開發(fā)上給予我很大的幫助 ， 他們的許多見解使我受益匪淺 ， 在此表示感謝。老師深厚的學(xué)術(shù)造詣、豐富的實(shí)踐 經(jīng)驗(yàn)、對科技前沿敏銳的洞察力、嚴(yán)謹(jǐn)?shù)闹螌W(xué)作風(fēng)、縝密的思維方式給了我極大的幫助和啟發(fā) ， 使我終生受益。 理工大學(xué)畢業(yè)設(shè)計(jì) 28 第五章 總結(jié) 鎖相環(huán)電路作為時(shí)鐘倍頻器已經(jīng)成為當(dāng)代微處理器必不可少的核心組成部件。因此產(chǎn)生的ud 不是 占空比 50%的方波，而是隨著 K 值的不同而不同。 因?yàn)楸痉桨甘褂玫氖钱惢蜷T鑒相器， ud 輸出是本地輸入時(shí)鐘 u1 頻率的 1/2， 而在數(shù)字環(huán)路濾波器 （ K 變?？赡嬗?jì)數(shù)器 ） 中的加減計(jì)數(shù)器的計(jì)數(shù)范圍都是 [0， K1]，當(dāng)計(jì)數(shù)器的值大于 K1 或等于 0 時(shí)有進(jìn)位或借位輸出，因此在 ud 的一個(gè)周期內(nèi)，至少應(yīng)該有一個(gè)進(jìn)位同時(shí)有一個(gè)借位的產(chǎn)生，以相互抵消減少波紋，則在 u1 的 1/4 周期內(nèi)應(yīng)該至少有一個(gè)進(jìn)位或借位，或者說 在 u1 的一個(gè)周期中有兩個(gè)進(jìn)位同時(shí)有兩個(gè)借位的產(chǎn)生，這些進(jìn)借位相互抵消從而產(chǎn)生零波紋。 圖 412 鎖相環(huán) K=8時(shí) 的仿真波形 由圖 412 可看出， u1 與 u2 達(dá)到鎖定的時(shí)間為 0ns。 根據(jù)電路圖 ， 用 VHDL 語言設(shè)計(jì)的加減脈沖控制器的模塊圖如下圖 47 所示 ： 圖 47 加 /減脈沖控制器的模塊 相應(yīng)的仿真波形見下圖 48： 圖 48 加 /減脈沖控制器模塊仿真圖 由波形可看出，在無進(jìn)位和借位脈沖時(shí) ， 加 /減脈沖控制器對時(shí)鐘進(jìn)行二分頻。同樣，受限的加 /減脈沖控制器的輸出頻率范圍限制了可實(shí)現(xiàn)的 ADPLL的同步范圍。這也就是說，下一個(gè) IDOUT 脈沖在時(shí)間上提前了一個(gè) ID 時(shí)鐘周期。進(jìn)位脈沖加在 INC 輸入端，借位脈沖加在 DEC 輸入端，加減脈沖控制器對進(jìn)位和借位輸入的上升沿非常敏感，在這里這些信號的周期是不確定的。這里 f0 是環(huán)路的中心頻率 ， 一般情況下 M 和 N 為 2 的整數(shù)冪。但是，它的輸出是一個(gè)脈沖序列，而該輸出脈沖序列的周期受數(shù)字環(huán)路濾波器送來的校正信號的控制。加減計(jì)數(shù)器環(huán)路濾波器最好和上或下脈沖的鑒相器 （ 比如 PFD） 一起使用，然而，它很容易適應(yīng)與 EXOR 或 JK 觸發(fā)器以及其他鑒相器的聯(lián)合使用。加 /減脈沖控制器的時(shí)鐘分別為 2Nf0， f0為環(huán)路中心頻率。 模塊劃分 根據(jù)上面的選擇方案以及考慮到設(shè)計(jì)中應(yīng)有的功能，現(xiàn)將硬件鎖相環(huán)電路劃分為以下三大模塊： 鑒相器模塊 （ 異或門鑒相器 ） 數(shù)字環(huán)路濾波器模塊 （ K 變?？赡嬗?jì)數(shù)器 ） 數(shù)控振蕩器模塊 （ 包括加 /減脈沖控制器，除 N 計(jì)數(shù)器 ） 全數(shù)字鎖相環(huán)結(jié)構(gòu)框圖見下圖 34 圖 34 全數(shù)字鎖相環(huán)結(jié)構(gòu)框圖 因?yàn)樽詈笠粋€(gè)模塊的工作量與前兩個(gè)差不多，故我們將四個(gè)模塊分為兩部分，第一、二模塊為第一部分 ，第三模塊為第二部分。級聯(lián)全數(shù)字高階環(huán)結(jié)構(gòu)同樣可以應(yīng)用于其它定時(shí)處理及控制領(lǐng)域 [16][18]。 θe為高電平時(shí) K 可逆計(jì)數(shù)器作加記數(shù)， θe為低平時(shí) K 可逆計(jì)數(shù)器作減記數(shù)。 本方案介紹了一種一階 DPLL 的設(shè)計(jì)方法，利用 VHDL 語言配合 XILINX 的FPGA，為設(shè)計(jì)提供了極大的便利和性能保證。 設(shè)計(jì)驗(yàn)證 設(shè)計(jì)實(shí)現(xiàn) 器件編程 設(shè)計(jì)輸入 圖形編輯器 (Graphic Editor） 符號編輯器 (Symbol Editor) 底層編輯器 (Floorplan Editor ) 波形編輯器 (Waveform Editor) 文本編輯器 (Text Editor) 編譯器 (Compiler) 編程器 (Programmer) 仿真器 (Simulator) 延 時(shí)分析器 (Timing Analyzer) 理工大學(xué)畢業(yè)設(shè)計(jì) 13 第 三 章 設(shè)計(jì)總體規(guī)劃 整體方案 采用 VHDL 自頂向下的設(shè)計(jì)方法，先根據(jù)所設(shè)計(jì)的思路畫出流程圖劃分模塊，再就每個(gè)模塊進(jìn)行 VHDL 語言的程序設(shè)計(jì)，用 MAX+PLUS II 軟件來測試并做仿真編譯仿真各個(gè)模塊，再把整體聯(lián)系起來 MAX+PLUS II 軟件來測試并做仿真進(jìn)行仿真，從而實(shí)現(xiàn)系統(tǒng)總體功能，之后再用 FPGA 器件實(shí)現(xiàn)了鎖相系統(tǒng)的硬件功能。 圖 27 延遲矩陣 圖 28 最高工作頻率 (12)器件編程 當(dāng)設(shè)計(jì)全部完成后 ， 就可以將形成的目標(biāo)文件下載到芯片中 ， 實(shí)際驗(yàn)證設(shè)計(jì)的準(zhǔn)確性。 (4)管腳 （ 底層 ） 編輯窗口 （ Floorplan Editor） 該窗口用于將已設(shè)計(jì)好邏輯電路的輸入輸出節(jié)點(diǎn)賦予實(shí)際芯片的引腳 ， 通過鼠標(biāo)的拖拉，方便的定義管腳的功能 ， 管腳 （ 底層 ） 編輯 窗口見圖 25。 (4)豐富的設(shè)計(jì)庫 Max+plusⅡ 提供豐富的庫單元供設(shè)計(jì)者調(diào)用，其中包括 74 系列的全部器件和多種特殊的邏輯功能 （ MacroFunction） 以及新型的參數(shù)化的兆功能 （ MageFunction） 。目前該公司又推出了它的第四代開發(fā)工具 QuartusⅡ 。當(dāng)門級或門級以上層 次的描述通過仿真檢驗(yàn)以后，再用相應(yīng)的工具將設(shè)計(jì)映射成不同的工藝 。VHDL 還支持同步電路、異步電路和隨機(jī)電路的設(shè)計(jì)，這是其他硬件描述語言所不能比擬的。VHDL 是 EDA 技術(shù)的重要組成部分，是電子設(shè)計(jì)的主流硬件描述語言。 (5)FPGA 的功耗低于 EPLD， CPLD， 其靜態(tài)功耗幾乎為零。 (1)并行工程和 “ 自頂向下 ” 的設(shè)計(jì)方法 (2)硬件描述語言 (3)邏輯綜合優(yōu)化 (4)開放性和標(biāo)準(zhǔn)性 利用 EDA 技術(shù)進(jìn)行電子系統(tǒng)的設(shè)計(jì)，具有以下幾個(gè)特點(diǎn)：用軟件的方式設(shè)計(jì)硬件；用軟件方式設(shè)計(jì)的系統(tǒng)到硬件系統(tǒng)的轉(zhuǎn)換是由有關(guān)的開發(fā)軟件自動完成的；設(shè)計(jì)過程中可用有關(guān)軟件進(jìn)行各種仿真；系統(tǒng)可現(xiàn)場編程，在線升級；整個(gè)系統(tǒng)可集成在一個(gè)芯片上，體積小、功耗低、可靠性高。而且使電路性能得到明顯改善。在基于 FPGA 的通信電路 中，可以把全數(shù)字鎖相環(huán)路作為一個(gè)功能模塊嵌入FPGA 中，構(gòu)成片內(nèi)鎖相環(huán) [1]。因此可以說數(shù)字鎖相環(huán)是具有中間模擬信號的一種鎖相環(huán)。鎖相環(huán)用做調(diào)頻信號解調(diào)器時(shí)，其門限 性能要比普通鑒相器要改善 5db 左右。理論分析表明，鎖相環(huán)的環(huán)路信噪比比輸入信噪比小得 多，所以它可以廣泛用于抗噪聲干擾的裝置。 ④ 集成鎖相環(huán)路 － 環(huán) 路部件采用集成電 鎖相環(huán)的特點(diǎn)概括起來就是 “ 穩(wěn) ” 、 “ 窄 ” 、 “ 抗 ” 、 “ 同步 ” 。隨著集成電路技術(shù)的發(fā)展，逐步出現(xiàn)了集成的環(huán)路部件、通用單片集成鎖相環(huán)路以及各種專用集成鎖相環(huán)路，使得鎖相環(huán)路逐漸變成了一個(gè)成本低，使用簡便的多功能組件，這就為鎖相環(huán)技術(shù)在更廣泛的領(lǐng)域應(yīng)用提供了條件。 鎖相環(huán) （ PLL） 鎖相環(huán)的發(fā)展及應(yīng)用 鎖相環(huán) （ PLL） 是一種電路，它使一個(gè)特殊的系統(tǒng)去跟蹤另一個(gè)系統(tǒng)，更確切地說 ， PLL 是一種使輸出信號 （ 由振蕩器產(chǎn)生的 ） 與參考信號即輸入信號在相位與頻率上同步的一種電路。第一個(gè) PLL 集成芯片大約出現(xiàn)在 1965 年，是一個(gè)純粹的模擬器件。在接下來的幾年里， PLL 緩慢而穩(wěn)定的轉(zhuǎn)移到數(shù)字領(lǐng)域。 鎖相環(huán)技術(shù)早期是為了解決接收機(jī)的同步接收問題，即接收機(jī)本振頻率與輸入信號的載頻相等，相位同步。 ② 隨動輸入環(huán)路 － 用于跟蹤系統(tǒng)。 “ 窄 ” 指的是鎖相環(huán)具有窄帶跟蹤性能。如果數(shù)字信號本身含有位同步信息，利用鎖相環(huán)可以從數(shù)字信號本身來提取位同步信號，所以鎖相環(huán)在數(shù)字通信等系統(tǒng)中廣泛的用做位同步裝置 [2][3]。鎖相環(huán)的集成化、數(shù)字化為減小體積、降低成本、提高可靠性實(shí)現(xiàn)多用途提供了有利條件 [3]。 所謂 全數(shù)字鎖相環(huán)路，就是環(huán)路部件全部數(shù)字化，采用數(shù)字鑒相器 （ DPD） 、數(shù)字環(huán)路濾波器 （ DLF） 、數(shù)控振蕩器 （ DCO） 構(gòu)成鎖相環(huán)路。這種結(jié)構(gòu)的鎖相環(huán)，當(dāng)環(huán)路帶寬很窄時(shí)，環(huán)路濾波器的實(shí)現(xiàn)將需要很大的電路量，這給專用集成電路的應(yīng)用和片上系統(tǒng) SOC（ system on chip） 的設(shè)計(jì)帶來一定困難。采用自頂向下的模塊化設(shè)計(jì)方法，用 VHDL 對全數(shù)字鎖相環(huán)的各個(gè)部件分別進(jìn)行編程設(shè)計(jì)，采用 MAX+PLUSII 軟件對該系統(tǒng)做綜合設(shè)計(jì)和仿真 ， 并用 FPGA 器件實(shí)現(xiàn)了鎖相系統(tǒng)的硬件功能。 (2)FPGA 的編程單元是 SRAM，可以無限次編程 ，但它屬于易失性元件，掉電后芯片內(nèi)信息丟失。 1987 年底， VHDL 被 IEEE （ The Institute of Electrical and Electronics Engineers） 和美國國防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語言。 VHDL 的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)設(shè)計(jì)實(shí)體 （ 可以是一個(gè)元件、一個(gè)電路模塊或一個(gè)系統(tǒng) ） 分成外部和內(nèi)部兩個(gè)基本點(diǎn)部分，其中外部為可見部分，即系統(tǒng)的端口，而內(nèi)部則是不可視部分，即設(shè)計(jì)實(shí)體的內(nèi)部功能和算法完成部分。在硬件電路設(shè)計(jì)過程中，主要的設(shè)計(jì)文件是用 VHDL 編寫的源代碼，因?yàn)?VHDL 易讀和結(jié)構(gòu)模塊化，所以易于修改設(shè)計(jì)。 VHDL 的移植能力主要體現(xiàn)在：對于同一個(gè)設(shè)計(jì)描述，它可以從一個(gè)模擬工具移植到另一個(gè)模擬工具，從一個(gè)綜合器移植到另一個(gè)綜合器，從一個(gè)工作平臺移植到另一個(gè)工作 平臺去執(zhí)行。 Max+plusⅡ 開發(fā)系統(tǒng)的特點(diǎn)： (1)與結(jié)構(gòu)無關(guān) Max+plusⅡ /Complier（ 編譯程序 ） 是該開發(fā)軟件系統(tǒng)的核心，能自動完成優(yōu)化與邏輯綜合。 (2)硬件描述語言輸入 （ Text Editor） MAX+PLUSII 軟件中有一個(gè)集成的文本編輯器 ， 該編輯器支持 VHDL， AHDL和 Verilog 硬件描述語言的輸入 ， 同時(shí)還有一個(gè)語言模板使輸入程序語言更加方便 ，該軟件可以對這些程序語言進(jìn)行編譯并形成可以下載配置數(shù)據(jù)，文本編輯器窗口見圖23。 (7)設(shè)計(jì)規(guī)則檢查 選取 Compile\Processing\Design Doctor 菜單，將調(diào)出規(guī)則檢查醫(yī)生，該醫(yī)生可以按照三種規(guī)則中的一個(gè)規(guī)則檢查各個(gè)設(shè)計(jì)文件，以保證設(shè)計(jì)的可靠性。 設(shè)計(jì)實(shí)現(xiàn)是在 可選的的可編程邏輯器件內(nèi)物理的實(shí)現(xiàn)所設(shè)計(jì)的邏輯。 一、全數(shù)字鎖相環(huán) ADPLL 方案一 全數(shù)字鎖相環(huán)結(jié)構(gòu)框圖下圖 31 所示 ， 主要由異或門鑒相器、 K 變?？赡嬗?jì)數(shù)器、脈沖加 /減電路和除 N 計(jì)數(shù)器四部分構(gòu)成。 二、全數(shù)字鎖相環(huán) ADPLL 方案二 與此 ADPLL 相似的系統(tǒng)已在 TMS320 微單片機(jī)上用軟件實(shí)現(xiàn)。當(dāng)脈沖塞入 /扣除電路收到一個(gè)ca 脈沖，則對 f0 做一個(gè)脈沖的塞入，實(shí)際 上 實(shí)現(xiàn)時(shí)是對后面的除 M 記數(shù)做 了 一次除M－ 1 記數(shù)，當(dāng)脈沖塞入 /扣除電路收到一個(gè) bo 脈沖則對 f0 做一個(gè)脈沖的扣除。為研究某一特定的 ADPLL類型的行為，用戶應(yīng)尋找相應(yīng)功能塊的合適模型，然后試著用傳 輸函數(shù)、波特或類似形式得到合理的描述。與傳統(tǒng)的模擬電路實(shí)現(xiàn)的 PLL 相比，ADPLL 具有精度高、不受溫度和電壓影響、環(huán)路帶寬和中心頻率編程可調(diào)、易于構(gòu)建高階鎖相環(huán)等優(yōu)點(diǎn)。 圖 41 全數(shù)字鎖相環(huán)基本結(jié) 構(gòu) fout iout Mf0 fin CP1 Ud 進(jìn)位脈沖 借位脈沖 dec inc CP2 2Nf0 異或門鑒相器 加 /減脈沖控