【正文】 畢業(yè)即將結(jié)束 ， 我也要告別大學(xué)生活 ， 在畢業(yè)前的最后 一刻， 這是我向老師和同學(xué)們交上的最后答卷 ， 為我的學(xué)習(xí)生活畫上圓滿句號(hào)。 學(xué)習(xí)期間 ， 同學(xué)們?cè)谙到y(tǒng)的開發(fā)上給予我很大的幫助 ， 他們的許多見解使我受益匪淺 ， 在此表示感謝。老師深厚的學(xué)術(shù)造詣、豐富的實(shí)踐 經(jīng)驗(yàn)、對(duì)科技前沿敏銳的洞察力、嚴(yán)謹(jǐn)?shù)闹螌W(xué)作風(fēng)、縝密的思維方式給了我極大的幫助和啟發(fā) ， 使我終生受益。 理工大學(xué)畢業(yè)設(shè)計(jì) 29 致 謝 在我的論文完成之際 ， 我向我的導(dǎo)師、導(dǎo)師表示深深的感謝。我通過研究相關(guān)芯片與單片機(jī)，受益匪淺。 鎖相環(huán)技術(shù)可以調(diào)制穩(wěn)定的信號(hào)，在信號(hào)發(fā)射方面有很廣的應(yīng)用，所以，掌握鎖相環(huán)技術(shù)是十分必要的。 理工大學(xué)畢業(yè)設(shè)計(jì) 28 第五章 總結(jié) 鎖相環(huán)電路作為時(shí)鐘倍頻器已經(jīng)成為當(dāng)代微處理器必不可少的核心組成部件。K 值越大，鎖定范圍越窄，而且進(jìn)位和借位的周期加長(zhǎng)，導(dǎo)致環(huán)路鎖定的時(shí)間也相應(yīng)加長(zhǎng)。 由以上結(jié)果可看出， u2 的輸出是與 u1 同頻率的對(duì)稱方波，這是因?yàn)閿?shù)控振蕩器的輸出經(jīng)過 N 分頻器進(jìn)行分頻使 u2 為高電平時(shí)恰使進(jìn)借位抵消，當(dāng) u2 為低電平時(shí)也恰使進(jìn)借位相互抵消，因而由 iout 提前或延遲產(chǎn)生的波紋在除 N 計(jì)數(shù)器輸出端抵消。 圖 416 鎖相環(huán) K=16時(shí)的仿真波形 由圖 416 可看出， u1 和 u2 達(dá)到鎖定的時(shí)間為 。因此產(chǎn)生的ud 不是 占空比 50%的方波，而是隨著 K 值的不同而不同。 在 DPLL 工作過程中，環(huán)路鎖定時(shí)，異或門鑒相器的輸出 DN/UP 應(yīng)是一個(gè)占空比 50%的方波。因此為了減小相位抖動(dòng)，減少波紋，選擇 K 值時(shí)應(yīng)使 KM/4。因而， K=M/4 時(shí)稱為最小波紋配置。 因?yàn)楸痉桨甘褂玫氖钱惢蜷T鑒相器， ud 輸出是本地輸入時(shí)鐘 u1 頻率的 1/2， 而在數(shù)字環(huán)路濾波器 （ K 變模可逆計(jì)數(shù)器 ） 中的加減計(jì)數(shù)器的計(jì)數(shù)范圍都是 [0， K1]，當(dāng)計(jì)數(shù)器的值大于 K1 或等于 0 時(shí)有進(jìn)位或借位輸出，因此在 ud 的一個(gè)周期內(nèi)，至少應(yīng)該有一個(gè)進(jìn)位同時(shí)有一個(gè)借位的產(chǎn)生，以相互抵消減少波紋，則在 u1 的 1/4 周期內(nèi)應(yīng)該至少有一個(gè)進(jìn)位或借位，或者說(shuō) 在 u1 的一個(gè)周期中有兩個(gè)進(jìn)位同時(shí)有兩個(gè)借位的產(chǎn)生，這些進(jìn)借位相互抵消從而產(chǎn)生零波紋。反之 ， K 取得過小 ， 雖可以加速環(huán)路的鎖定 ， 但對(duì)噪聲的抑制能力卻隨之降低。模 K 愈小，環(huán)路進(jìn)入鎖定狀態(tài)的時(shí)間愈短。 圖 414 鎖相環(huán) K=256時(shí)的仿真波形 由圖 414 可看出， u1 和 u2 達(dá)到鎖定的時(shí)間為 。 圖 412 鎖相環(huán) K=8時(shí) 的仿真波形 由圖 412 可看出， u1 與 u2 達(dá)到鎖定的時(shí)間為 0ns。 除 N（ N=8） 計(jì)數(shù)器的生成模塊如下圖 49（ VHDL 程序代碼見附錄 ） ： 圖 49 除 N（ N=8） 計(jì)數(shù)器模塊 相應(yīng)的仿真波形見圖 410： 圖 410 除 N（ N=8） 計(jì)數(shù)器模塊波形 總體模塊、仿真及體統(tǒng)性能分析 對(duì)各個(gè)模塊進(jìn)行調(diào)試后，進(jìn)行了總體連接與仿真，其整體的全數(shù)字鎖相環(huán)生成模塊及仿真結(jié)果如下面兩部分所示 (1)設(shè)計(jì)一：全部模塊使用 VHDL 語(yǔ)言設(shè)計(jì)的全數(shù)字鎖相環(huán)原理如圖 411 所示，其中 ： clk 為時(shí)鐘頻率 ， 等于 64f0； u1 為輸入，頻率 為 f0； ud 為異或門鑒相器的輸出，它作為變?？赡嬗?jì)數(shù)器的方向控制信號(hào)； iout 為加 /減脈沖控制器的輸出； u2 為ADPLL 的輸出，在相位鎖定的頻率為 f0，相位與輸入 U1 相差 Π/ 2； C、 B、 A 可預(yù)置變?？赡嬗?jì)數(shù)器的模數(shù)，它在 001～ 111 范圍內(nèi)變化，相應(yīng)的模數(shù)在 2∧ 3～ 2∧ 9 范圍內(nèi)變化； En 為可逆計(jì)數(shù)器使能端。 N 分頻器對(duì)脈沖加 /減電路的輸出脈沖再進(jìn)行 N 分頻后，得到整個(gè)環(huán)路的輸出信號(hào)頻率 Fout=CLK/（ 2N*H） =f0，因理工大學(xué)畢業(yè)設(shè)計(jì) 23 此通過改變分頻值 N 可以得到不同的環(huán)路中心頻率 f0（ 其中， N 必須是 2 的整數(shù)冪 ） 。每有一個(gè)進(jìn) 位（ inc=1） ，則有一個(gè) iout脈沖的提前輸出，每有一個(gè)借位 （ dec=1） ，則有一個(gè) iout脈沖的延后輸出，但由于存在一定的時(shí)延，進(jìn)借位與脈沖的提前與延后有一定的相位誤差。 根據(jù)電路圖 ， 用 VHDL 語(yǔ)言設(shè)計(jì)的加減脈沖控制器的模塊圖如下圖 47 所示 ： 圖 47 加 /減脈沖控制器的模塊 相應(yīng)的仿真波形見下圖 48： 圖 48 加 /減脈沖控制器模塊仿真圖 由波形可看出，在無(wú)進(jìn)位和借位脈沖時(shí) ， 加 /減脈沖控制器對(duì)時(shí)鐘進(jìn)行二分頻。 ③ !q7和 !q8分別為翻轉(zhuǎn)觸發(fā)器的輸入 （ 即 j輸入和 k輸入 ） ，每有一個(gè) 進(jìn)位 （ inc=1） ，由于一定的邏輯關(guān)系使 q7 輸出一個(gè)高電平 （ j=0， k=1） ，同時(shí)翻轉(zhuǎn)觸發(fā)器保持兩個(gè)時(shí)鐘的低電平，則有一個(gè) iout 脈沖的提前輸出，每有一個(gè)借位 （ dec=1） ，由于一定的邏輯關(guān)系使 q8 輸出一個(gè)高電平 （ k=0， j=1） ，同時(shí)翻轉(zhuǎn)觸發(fā)器保持兩個(gè)時(shí)鐘的高電平，則有一個(gè) iout 脈沖的延后輸出，總體來(lái)說(shuō)是由于進(jìn)借位脈沖使翻轉(zhuǎn)觸發(fā)器的輸出不在對(duì)稱，因此 iout 信號(hào)不再擁有固定 的頻率而是產(chǎn)生相位抖動(dòng)。 (!out1) ② q1， q3， q5， q2， q4， q6 均是 D 觸發(fā)器的輸出，它們跟隨輸入 D 的變化而變化由仿真圖可看出， q1 跟隨它的輸入 inc 變化， q3 跟隨它的輸入 q1 變化 ， q5 跟隨它的輸入 q3 變化 ， 同理， q2， q4， q6 也是同樣的道理 。!理工大學(xué)畢業(yè)設(shè)計(jì) 21 圖 44 D觸發(fā)器和 JK的生成模塊 圖 45 加減脈沖控制器電路原理圖 ② 加減脈沖控制器電路仿真波形為： 圖 46 用電路實(shí)現(xiàn)加 /減脈沖控制器的仿真波形 由電路仿真波形可以看出： ① clk 為加減脈沖控制器的時(shí)鐘， out1 為翻轉(zhuǎn)觸發(fā)器的輸出， iout 為加減脈沖控制器的最后輸出，現(xiàn)分析它們的的時(shí)序關(guān)系為： clk： 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 Out1： 0 1 1 0 0 1 1 0 0 1 1 0 0 0 0 1 1 0 0 iout： 1 0 0 0 1 0 0 0 1 0 0 0 1 0 1 0 1 0 0 理工大學(xué)畢業(yè)設(shè)計(jì) 22 可分析得下式，恰符合原理圖的邏輯關(guān)系。同樣，受限的加 /減脈沖控制器的輸出頻率范圍限制了可實(shí)現(xiàn)的 ADPLL的同步范圍。當(dāng)翻轉(zhuǎn)觸發(fā)器模式為 0， 1， 1， 0， 1，1?? 時(shí)， IDOUT 信號(hào)達(dá)到最低頻率。 同樣借位端僅在翻轉(zhuǎn)觸發(fā)器處于低電平時(shí)有效。因?yàn)檫M(jìn)位僅在翻轉(zhuǎn)觸發(fā)器置高時(shí)才被處理， 當(dāng)翻轉(zhuǎn)觸發(fā)器跟隨脈沖模式 1， 0， 0， 1， 0， 0， 1?? 時(shí)， IDOUT 信號(hào)達(dá)到最高頻率，因而，加 /減脈沖控制器的輸出頻率不可能和 ID 時(shí)鐘頻率一樣高，而且，最多只能為時(shí) 鐘頻率的 2/3。這也就是說(shuō)，下一個(gè) IDOUT 脈沖在時(shí)間上提前了一個(gè) ID 時(shí)鐘周期。 (一 )加減脈沖控制器的實(shí)現(xiàn)： (1)用電路實(shí)現(xiàn)加 /減脈沖控制器：加 /減脈沖控制器由 8 個(gè) D 觸發(fā)器、一個(gè) JK 觸發(fā)器以及一些邏輯門電路組成 （ 其中 D 觸發(fā)器和 JK 觸發(fā)器均由 VHDL 語(yǔ)言生成 ） ，其中 JK 觸發(fā)器起一個(gè)翻轉(zhuǎn)觸發(fā)器 （ ToggleFF） 的作用，在沒有進(jìn)位和借位脈沖的情況下，翻轉(zhuǎn)觸發(fā)器在每個(gè) ID 時(shí)鐘的上升沿翻轉(zhuǎn)，加減脈沖控制器的輸出 IOUT 由下式邏輯功能確定。使輸出信號(hào) IOUT 的相位受調(diào)整控，最終達(dá)到鎖定。當(dāng)加 /減脈沖控制的增量輸入端 （ INC=1） 輸入一個(gè)進(jìn)位脈沖時(shí) ，輸出脈沖中通過該計(jì)數(shù)器內(nèi)部加上一個(gè)時(shí)鐘脈沖，即相位提前半個(gè)時(shí)鐘 周期；反之 ，理工大學(xué)畢業(yè)設(shè)計(jì) 20 當(dāng)加 /減脈沖控制的減量輸入端 （ DEC=1） 時(shí)輸入一個(gè)借位脈沖 時(shí)， 輸出脈沖中就減去一個(gè)時(shí)鐘脈沖，即相位滯后半個(gè)時(shí)鐘周期，這個(gè)過程是連續(xù)發(fā)生的，因此通過借位和進(jìn)位脈沖可以使輸出頻率得到改變 ， 輸出頻率能被進(jìn)位和借位脈沖的最高頻率控制在一個(gè)給定的范圍內(nèi)。進(jìn)位脈沖加在 INC 輸入端，借位脈沖加在 DEC 輸入端，加減脈沖控制器對(duì)進(jìn)位和借位輸入的上升沿非常敏感，在這里這些信號(hào)的周期是不確定的。它 和產(chǎn)生進(jìn)位和借位脈沖的數(shù)字環(huán)路濾波器一起使用。該數(shù)控振蕩器模塊組成：加 /減脈沖控制器 （ ID 計(jì)數(shù)器 ） 、除 N 計(jì)數(shù)器 （ NCOUNT） 。 全數(shù)字鎖相環(huán)各模塊原理及子程序設(shè)計(jì) 一、除 H 計(jì)數(shù)器模塊及仿真圖 除 H 計(jì)數(shù)器是將時(shí)鐘頻率進(jìn)行分頻后的頻率作為數(shù)控振蕩器的時(shí)鐘頻率，其實(shí)，為了使電路簡(jiǎn)單，可變模 K 計(jì)數(shù)器 （ 數(shù)字環(huán)路濾波器 ） 和數(shù)控振蕩器的時(shí)鐘驅(qū)動(dòng)信號(hào)可由同一振蕩器產(chǎn)生，但為使可對(duì)數(shù)控振蕩器的時(shí)鐘頻率具有可調(diào)性，增加其靈活性，可將同一振蕩器產(chǎn)生時(shí) 鐘信號(hào)進(jìn)行分頻后再作為數(shù)控振蕩器的時(shí)鐘頻率，這就是除 H 計(jì)數(shù)器的功用 （ H 是可變的 ） 。這里 f0 是環(huán)路的中心頻率 ， 一般情況下 M 和 N 為 2 的整數(shù)冪。 理工大學(xué)畢業(yè)設(shè)計(jì) 19 設(shè)計(jì)中數(shù)字鑒相器采用了異或門鑒相器；數(shù)字環(huán)路濾波器由變?？赡嬗?jì)數(shù)器構(gòu)成（ 模數(shù) K 可預(yù)置 ） ；數(shù)控振蕩器由加 / 減脈沖控制器、除 N 計(jì)數(shù)器構(gòu)成；還有一個(gè)可 調(diào)的除 H 計(jì)數(shù)器。 全數(shù)字鎖相環(huán)的 VHDL 設(shè)計(jì) 本小節(jié)將開始介紹全數(shù)字鎖相環(huán)從原理、設(shè)計(jì)、實(shí)現(xiàn)以及到仿真的全過程。 數(shù)字控制振蕩器 （ DCO） ，用軟件和硬件均可實(shí)現(xiàn)。但是，它的輸出是一個(gè)脈沖序列，而該輸出脈沖序列的周期受數(shù)字環(huán)路濾波器送來(lái)的校正信號(hào)的控制。 三、 數(shù)控振蕩器 （ DCO） 數(shù)控振蕩器，又稱為數(shù)字鐘。引入數(shù)字環(huán)路濾波器 和模擬鎖相環(huán)路引入環(huán)路濾波器的目的一樣，是作為校正網(wǎng)絡(luò)引入環(huán)路的。 數(shù)字環(huán)路濾波器在環(huán)路中對(duì)輸入噪聲起抑止作用，并且對(duì)環(huán)路的校正速度起調(diào)節(jié)作用。加減計(jì)數(shù)器環(huán)路濾波器最好和上或下脈沖的鑒相器 （ 比如 PFD） 一起使用，然而，它很容易適應(yīng)與 EXOR 或 JK 觸發(fā)器以及其他鑒相器的聯(lián)合使用。 在數(shù)字領(lǐng)域里，全數(shù)字鑒相器主要有以下幾類：過零采樣鑒相器、由 JK 觸發(fā)器鑒相器演變而來(lái)的 FF 計(jì)數(shù)鑒相器 （ FFcounter PD） 、希爾伯特變換鑒相器、超前 —滯后型數(shù)字鑒相器和奈奎斯特速率取樣鑒相器 （ NRPD） 。很多結(jié)構(gòu)的電路都可以完成這種功能。它 將 輸入信號(hào) fin 與本地恢復(fù)時(shí)鐘 fout 之間的相位誤差 （ 超前還是滯后 ） 信號(hào)送入數(shù)字環(huán)路濾波器 DLF 中 ， 對(duì)相位誤差信號(hào)進(jìn)行平滑濾波，并生成控制 DCO 動(dòng)作的控制信號(hào) DCS， DCO 根據(jù)控制信號(hào)給出的指令，調(diào)節(jié)內(nèi)部高速振蕩器的震蕩頻率，通過連續(xù)不斷的反饋調(diào)節(jié)，使其輸出時(shí)鐘 fout 的相位跟蹤輸入數(shù)據(jù) fin 的相位 ， 最終使環(huán)路鎖定。加 /減脈沖控制器的時(shí)鐘分別為 2Nf0， f0為環(huán)路中心頻率。 ADPLL 結(jié)構(gòu)及工作原理 全數(shù)字鎖相環(huán)路 （ ADPLL） 的基本結(jié)構(gòu)如圖 41 所示。隨著通訊技術(shù)、集成電路技術(shù)的飛 速發(fā)展和系統(tǒng)芯片 （ SoC）的深入研究，不僅能夠制成頻率較高的單片集成鎖相環(huán)路，而且可以把整個(gè)系統(tǒng)集成到一個(gè)芯片上去。 輸入信號(hào) 相位誤差序列 相位校正序列 本地估算信號(hào) 數(shù)字鑒相器 數(shù)字濾波器 數(shù)字壓控 振蕩 器 理工大學(xué)畢業(yè)設(shè)計(jì) 17 第 四 章 基于 VHDL 的全數(shù)字鎖相環(huán)的設(shè)計(jì) 全數(shù)字鎖相環(huán)的介紹 全數(shù)字鎖相環(huán) （ ADPLL） 是完全的數(shù)字系統(tǒng) ， 這個(gè)系統(tǒng)只含有邏輯器件，而且整個(gè)系統(tǒng)的信號(hào)全是數(shù)字的，因此應(yīng)用在數(shù)字系統(tǒng)中時(shí)，不需 A/D 及 D/A 轉(zhuǎn)換，而且數(shù)字化所引入的量化、舍入等誤差是不大的。 模塊劃分 根據(jù)上面的選擇方案以及考慮到設(shè)計(jì)中應(yīng)有的功能，現(xiàn)將硬件鎖相環(huán)電路劃分為以下三大模塊： 鑒相器模塊 （ 異或門鑒相器 ） 數(shù)字環(huán)路濾波器模塊 （ K 變?？赡嬗?jì)數(shù)器 ） 數(shù)控振蕩器模塊 （ 包括加 /減脈沖控制器，除 N 計(jì)數(shù)器 ） 全數(shù)字鎖相環(huán)結(jié)構(gòu)框圖見下圖 34 圖 34 全數(shù)字鎖相環(huán)結(jié)構(gòu)框圖 因?yàn)樽詈笠粋€(gè)模塊的工作量與前兩個(gè)差不多，故我們將四個(gè)模塊分為兩部分，第一、二模塊為第一部分 ，第三模塊為第二部分。即方案一的設(shè)計(jì)方法，并在原有的方 案基礎(chǔ)上稍做了修改。很多情況下，使用標(biāo)準(zhǔn)工具 （ 如線性控制理論 ） 會(huì)失敗，因?yàn)槲覀兎治龅拇蠖鄶?shù)系統(tǒng)都是非線性的。在這些不同的類 型的系統(tǒng)中，一些像