全數(shù)字鎖相環(huán)畢業(yè)設(shè)計(jì)終稿(參考版)
2025-07-30 01:16本頁(yè)面
【正文】 最后，再次懷著感恩的心感謝所有幫助過(guò)我的人!。非常感謝安徽大學(xué)多年的的培養(yǎng)，這段學(xué)習(xí)經(jīng)歷將使我終生受益。非常感謝我的同學(xué)和朋友們，感謝他們?cè)谖覍W(xué)習(xí)和生活中給予我的大力支持和無(wú)私鼓勵(lì)，這段時(shí)光雖然短暫但卻美好燦爛，我將永遠(yuǎn)難忘。首先，我要衷心的感謝我的導(dǎo)師吳秀龍老師對(duì)我的悉心指導(dǎo)和熱情幫助。根據(jù)位移檢測(cè)的特點(diǎn)，采用高密度可編程邏輯器件，可根據(jù)實(shí)際要求，充分利用器件資源，同時(shí)把一些相關(guān)的數(shù)字電路組合在一起，不僅提高了系統(tǒng)的集成度和可靠性，降低了功耗，降低了成本，而且使電路性能得到明顯改善。不用VCO，可大大減輕溫度及電源電壓變化對(duì)環(huán)路的影響。該方法可以在不修改硬件電路的基礎(chǔ)上，通過(guò)修改設(shè)計(jì)軟件、更改移相范圍就可滿足不同條件下的需要。同時(shí)，采用在系統(tǒng)可編程芯片實(shí)現(xiàn)有利于提高系統(tǒng)的集成度和可靠性。這樣，就能夠根據(jù)不同的情況最大限度地、靈活地設(shè)計(jì)環(huán)路。5 結(jié)語(yǔ)與展望 總結(jié)采用VHDL 設(shè)計(jì)全數(shù)字鎖相環(huán)路，具有設(shè)計(jì)靈活，修改方便和易于實(shí)現(xiàn)的優(yōu)點(diǎn)，并能夠制成嵌入式片內(nèi)鎖相環(huán)。k 取得過(guò)大,對(duì)抑制噪聲、減少相位抖動(dòng)有利,但是同時(shí)又加大了環(huán)路進(jìn)入鎖定狀態(tài)的時(shí)間。圖16: 鎖相環(huán)仿真波形（K=256）與圖1圖15相比較，圖16進(jìn)入鎖定時(shí)間明顯推遲，此時(shí)模值K為256。 圖15: 鎖相環(huán)仿真波形（K=128）與圖14相比較，此時(shí)外部置數(shù)為101，對(duì)應(yīng)模值K為128，系統(tǒng)沒(méi)有立即穩(wěn)定，IOUT輸出端輸出為不均勻脈沖，當(dāng)過(guò)了這個(gè)時(shí)刻，輸出端輸出為均勻脈沖，系統(tǒng)進(jìn)入鎖定狀態(tài)。圖14: 鎖相環(huán)仿真波形（K=8）由于模值K取值小，故系統(tǒng)很快就進(jìn)入穩(wěn)定鎖定狀態(tài)，由圖可以看出，當(dāng)外部置數(shù)CBA取001且時(shí)鐘頻率取值遠(yuǎn)遠(yuǎn)小于輸入信號(hào)頻率，IOUT輸出端為均勻的脈沖，即系統(tǒng)鎖定。另外，模值N的大小決定了DPLL的鑒相靈敏度為Π/N。 除N計(jì)數(shù)器作用：除N計(jì)數(shù)器是將數(shù)控振蕩器的輸出信號(hào)進(jìn)行N分頻后作為跟蹤信號(hào)u2，以使u2的頻率與本地時(shí)鐘信號(hào)u1相同。end rtl 。jk :jkff2 port map(q7n, q8n, idclk , re set , q9, q9n)。ffd7 :dff2 port map(d7, idclk , reset , q7, q7n)。d7 =(q9 and q1n and q3)or(q9 and q5 and q3n)。ffd5 :dff2 port map(q3 , idclk, reset , q5, q5n)。ffd3 :dff2 port map(q1 , idclk, reset , q3, q3n)。beginffd1 :dff2 port map(inc , idclk, reset , q1, q1n)。signal q1 , q1n, q2 , q2n , q3 , q3n , q4, q4n, q5 , q5n:std_logic。 q, qn :out std_logic)。end ponent。architecture rtl of idc isponent dff2port(d , clk , clrn :in std_logic ?！ dout :out std_logic)。entity idc ispor t(idclk , reset :in std_logic 。use ieee .std_logic_unsigned .all。 用VHDL語(yǔ)言實(shí)現(xiàn)除H計(jì)數(shù)器 除H計(jì)數(shù)器（H=4）的生成模塊和仿真波形見圖8和圖9圖8: 除H計(jì)數(shù)器模塊圖9: 除H計(jì)數(shù)器仿真波形 用VHDL語(yǔ)言實(shí)現(xiàn)加/減脈沖控制器 脈沖加減電路的VHDL語(yǔ)句 library ieee 。R1，R2分別為進(jìn)位和借位輸出端。數(shù)字環(huán)路濾波器模塊如圖6所示：圖6: 數(shù)字環(huán)路濾波器模塊其中CBA為外部置數(shù)控制，由它來(lái)控制模數(shù)，它在001111范圍內(nèi)變化，相應(yīng)的模數(shù)在2∧32∧9范圍內(nèi)變化。 r2 = cao2 。end process。039。039。end if。cao1 = 39。039。139。039。end if。else cao1 = 39。thenif cq =k then cao1 = 39。thenif ud =39。process (en,ud,cq,k) isbeginif en =39。end if。) 。 else cq = (others =39。 end if。 else if cq 0 then cq = cq 1。)。 else cq = (others = 39。039。139。then k = mo。event and clk = 39。 with instruction select mo=000000111when001,000001111when010,000011111when011,000111111when100,001111111when101,011111111when110,111111111when111,000000111when others。bamp。signal instruction: std_logic_vector (2 downto 0)。architecture behave of bmkn issignal cq,k,mo : std_logic_vector (8 downto 0)。 r1,r2:out std_logic)。use 。變模可逆計(jì)數(shù)器的設(shè)計(jì)由VHDL 完成,程序如下：library ieee。相反，若u1開始滯后u2，計(jì)數(shù)器將產(chǎn)生一個(gè)借位脈沖。假設(shè)系統(tǒng)工作無(wú)相位差，由鎖相環(huán)原理知，u1和u2的相位差0 ，異或門鑒相器輸出是一個(gè)對(duì)稱的方波，因此可逆計(jì)數(shù)器在相同的時(shí)間間隔內(nèi)進(jìn)行加或減計(jì)數(shù)，只要k 足夠大，那么從零開始的計(jì)數(shù)就不會(huì)溢出或不夠。 數(shù)字環(huán)路濾波器的設(shè)計(jì)數(shù)字環(huán)路濾波器是由變?？赡嬗?jì)數(shù)器構(gòu)成的。使用MAX＋plus II軟件仿真，異或門數(shù)字鑒相器的仿真波形如圖5所示：圖5: 鑒相器仿真波形模塊進(jìn)行分別仿真時(shí)，u2需要自己賦值，在此u1和u2都賦以方波。異或門數(shù)字鑒相器模塊如圖4所示：圖4: 異或門鑒相器分析：數(shù)字鑒相器（JXQ）輸入端為U1和U2，其中U1為需要進(jìn)行鎖相控制的輸入信號(hào)，U2為經(jīng)過(guò)最后一個(gè)環(huán)節(jié)除N（N在這里等于8）計(jì)數(shù)器后的信號(hào)（即輸出信號(hào)），異或門比較輸入信號(hào)U1相位和輸出信號(hào)U2相位之間的相位誤差，即U1和U2進(jìn)行異或運(yùn)算。architecture art of jxq is begin ud =u1 xor u2。 ud:out std_logic)。use 。加/減脈沖控制器的輸出經(jīng)過(guò)除N計(jì)數(shù)后，使得本地估算信號(hào)U2 的相位受到調(diào)整控制，最終達(dá)到鎖定的狀態(tài)。反之，若Ud =1時(shí)，可逆計(jì)數(shù)器進(jìn)行減計(jì)數(shù)，導(dǎo)致借位脈沖產(chǎn)生，并將借位脈沖作用到加/減脈沖控制器的“減”輸入端R2，于是，該控制器便在二分頻過(guò)程中減去半個(gè)時(shí)鐘周期，即一個(gè)脈沖。
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