基于fpga的高階全數(shù)字鎖相環(huán)的設(shè)計(jì)與實(shí)現(xiàn)畢業(yè)論文(參考版)
2025-06-25 01:04本頁面
【正文】 此鎖相環(huán)已用于我校研發(fā)的數(shù)字通信產(chǎn)品中。5 結(jié)論智能全數(shù)字鎖相環(huán)，在單片F(xiàn)PGA中就可以實(shí)現(xiàn)，借助鎖相環(huán)狀態(tài)監(jiān)測(cè)電路，通過CPU可以縮短鎖相環(huán)鎖定時(shí)間，并逐漸改進(jìn)其輸出頻率的抖動(dòng)特性。③單獨(dú)采用一個(gè)廉價(jià)單片機(jī)（如89C51）,不僅可用于智能鎖相環(huán)的控制，還可控制外部RAM實(shí)現(xiàn)FPGA的初始裝載，一機(jī)多用，經(jīng)濟(jì)實(shí)惠。②與片外系統(tǒng)共用CPU。關(guān)于CPU的選擇有三種方案：①FPGA片內(nèi)實(shí)現(xiàn)CPU。CPU檢測(cè)到此信號(hào)后自動(dòng)將K值加1，如lock仍然為低電平，CPU會(huì)繼續(xù)增加K 值；直到鎖相環(huán)失鎖，記住其最佳設(shè)置值。圖5 智能全數(shù)字鎖相環(huán)框圖CPU根據(jù)鎖相環(huán)狀態(tài)就可以對(duì)鎖相環(huán)K計(jì)數(shù)器進(jìn)行最優(yōu)設(shè)置。對(duì)于CPU寄存器內(nèi)容分為兩部分：鎖相環(huán)的工作狀態(tài)(只讀)，k計(jì)數(shù)器的參數(shù)值(讀/寫)。4 智能鎖相環(huán)的設(shè)計(jì)智能全數(shù)字鎖相環(huán)的設(shè)計(jì)如圖5所示。在FPGA設(shè)計(jì)中，要采用片外元件來進(jìn)行單穩(wěn)定時(shí)，是很麻煩的，而且也不利于集成和代碼移植。在鎖定狀態(tài)如圖3，fout與fin具有穩(wěn)定的相位關(guān)系， fout對(duì)fin抽樣應(yīng)全部為0或1，這樣不會(huì)激發(fā)振蕩器振蕩，從而lock將輸出低電平；而失鎖狀態(tài)時(shí)如圖4，fout與fin出現(xiàn)相位之間的滑動(dòng)，抽樣時(shí)就不會(huì)出現(xiàn)長(zhǎng)時(shí)間的0或1，單穩(wěn)態(tài)振蕩器振蕩，使lock輸出高電平。3 工作狀態(tài)檢測(cè)電路圖2為鎖相環(huán)狀態(tài)檢測(cè)電路，由觸發(fā)器與單穩(wěn)態(tài)振蕩器構(gòu)成，fin為輸入的參考時(shí)鐘，fout為鎖相環(huán)振蕩器輸出的時(shí)鐘移相900。為了平衡鎖定時(shí)間與相位抖動(dòng)之間的矛盾，理想的情況是當(dāng)數(shù)字鎖相環(huán)處于失步狀態(tài)時(shí)，降低K計(jì)數(shù)器的設(shè)置，反之加大其設(shè)置。K值取得大，對(duì)抑止噪聲有利（因?yàn)镵值大，計(jì)數(shù)器對(duì)少量的噪聲干擾不可能計(jì)滿，所以不會(huì)有進(jìn)位或借位脈沖輸出），但這樣捕捉帶變小，而且加大了環(huán)路進(jìn)入鎖定狀態(tài)的時(shí)間。也就是說，K計(jì)數(shù)器作為濾波器，有效地濾除了噪聲對(duì)環(huán)路的干擾作用。K計(jì)數(shù)器中K值的選取需要由四根控制線來進(jìn)行控制，模值是2的N次冪。2 K計(jì)數(shù)器的參數(shù)設(shè)置74297中的環(huán)路濾波器采用了K計(jì)數(shù)器。所謂全數(shù)字鎖相環(huán)路(DPLL)就是環(huán)路部件全部數(shù)字化，采用數(shù)字鑒相器（DPD）、數(shù)字環(huán)路濾波器(DLF)、數(shù)控振蕩器(DCO)構(gòu)成的鎖相環(huán)路，其組成框圖見圖1示。鎖相環(huán)是一個(gè)相位誤差控制系統(tǒng)。隨著集成電路技術(shù)的發(fā)展，不僅能夠制成頻率較高的單片集成鎖相環(huán)路，而且可以把整個(gè)系統(tǒng)集成到一個(gè)芯片上去。 摘要：在FPGA片內(nèi)實(shí)現(xiàn)全數(shù)字鎖相環(huán)用途極廣。 11, 2. 胡華春, 石玉. 數(shù)字鎖相環(huán)原理與應(yīng)用[M]. 上海科學(xué)技術(shù)出版社, 1990. 3. 方建邦, 董獻(xiàn)忱, 王天璽. 鎖相環(huán)原理及其應(yīng)用[M]. 人民郵電出版社, 1988. 4. . EDA技術(shù)與VHDL. 清華大學(xué)出版社, 5. 單長(zhǎng)虹,孟憲元, ，.智能全數(shù)字鎖相環(huán)的設(shè)計(jì)[日期：2005324]來源：21IC中國(guó)電子網(wǎng)其中“捕獲帶寬”指標(biāo)可以通過提高工作時(shí)鐘fclk的頻率以及鎖相環(huán)中的計(jì)數(shù)器的計(jì)數(shù)容量來進(jìn)一步擴(kuò)展。 在一般的數(shù)字鎖相環(huán)設(shè)計(jì)中，“捕獲時(shí)間”和“捕獲帶寬”這兩項(xiàng)關(guān)鍵的性能指標(biāo)是相互矛盾的，其中任何一項(xiàng)指標(biāo)的提高都會(huì)犧牲另一項(xiàng)指標(biāo)為代價(jià)。捕獲時(shí)間1個(gè)Fin周期。圖61 Fin=16MHz時(shí)的仿真波形圖62 Fin=對(duì)應(yīng)于輸入碼流的速率為32MHz2MHz。本設(shè)計(jì)中，fclk =64MHz，M=16。測(cè)得輸入信號(hào)Fin的周期信號(hào)time[3..0]被送往圖3鎖相環(huán)路分頻器lmp_counter2，去控制DCO的輸出振蕩頻率。寬頻帶DPLL頻率捕獲電路原理圖 為實(shí)現(xiàn)寬頻帶捕捉，設(shè)置一專門電路，測(cè)定輸入信號(hào)Fin每個(gè)比特的周期(或頻率)，并判定是否發(fā)生變化，若測(cè)得比特周期發(fā)生變化，就會(huì)去控制調(diào)整DCO的輸出振蕩頻率，使其快速跟蹤Fin的頻率，再配合前述數(shù)字鎖相環(huán)的相位跟蹤，就可完成寬范圍頻率鎖定。因此，對(duì)該設(shè)計(jì)需進(jìn)行擴(kuò)展設(shè)計(jì)，以實(shí)現(xiàn)寬頻帶捕捉功能。該數(shù)字鎖相環(huán)的最大相移調(diào)整能力為177。圖4 改進(jìn)型異或門鑒相器DPLL仿真結(jié)果捕獲帶寬的擴(kuò)展在第二個(gè)輸入碼位到來時(shí)本地恢復(fù)時(shí)鐘Fout就已經(jīng)進(jìn)入同步狀態(tài)，捕捉速度很快。 仿真輸入信號(hào)Fin為一任意的二進(jìn)制碼流信號(hào)。值得注意的是鎖相環(huán)路分頻器lmp_counter2的進(jìn)位輸出Cout不可直接作為分頻輸出，因?yàn)樵诜抡孢^程中發(fā)現(xiàn)隨著fclk頻率的升高，Cout容易
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