【正文】 感謝曾經(jīng)教育和幫助過我的所有老師。 非常感謝我的親人，他們對我始終如一的理解、默默無聞的大力支持及無私的幫助和鼓勵(lì)，使我得到不斷前行的巨大動(dòng)力，也 使我在求學(xué)的道路上感到無比的堅(jiān)強(qiáng)和自信。從課程的學(xué)習(xí)、論文的選題、開題報(bào)告、論文撰寫、修改，到最終論文完成的整個(gè)過程中，得到了韋老師熱情的鼓勵(lì)、富有啟發(fā)性的建議和精心的指導(dǎo)，其中點(diǎn)點(diǎn)滴滴無不凝聚著韋老師的心血和汗水。111— 113. [7] 龔建榮 ,李曉飛 .利用 FPGA數(shù)字鎖相及頻率轉(zhuǎn)換 [J].南京郵電學(xué)院學(xué)報(bào) ,1998 ,18(4) :83— 86. [8] Floyd ,姚劍清 譯 .鎖相環(huán)技術(shù) [M]：第 3 版 .北京：人民郵電出版社， [9]陳貴燦，程軍，張瑞智 譯 .模擬 CMOS集成電路設(shè)計(jì) [M].西安：西安交通大學(xué)出版社， [10]冼進(jìn) .Verilog HDL 數(shù)字控制系統(tǒng)設(shè)計(jì)實(shí)例 [M].北京：中國水利出版社， 2020 [11]袁文波，張皓，唐振中 .FPGA應(yīng)用開發(fā)從實(shí)踐到提高 [M].北京：中國電力出版社，2020 [12]江國強(qiáng) .EDA技術(shù)與應(yīng)用 [M].北京：電子工業(yè)出版社 .2020 [13]夏宇聞 . Verilog 數(shù)字系統(tǒng)設(shè)計(jì)教程 [M].北京：北京航空航天大學(xué)出版社 . 2020. [14] EDA先鋒工作室 ,吳繼華 ,王誠 . Altera FPGA/CPLD 設(shè)計(jì) (初級篇 ) [M]. 人民郵電出版社 . [15] Altera Corporation. Intro to Quartus2( Edition).Altera. [16] Ulrish Golze. VLSI Chip Design with the Hardware Description Language Verilog. Published by Springer. Feb 1996 [17] EDA先鋒工作室 ,吳繼華 ,王誠 . Altera FPGA/CPLD 設(shè)計(jì) (高級篇 ) [M]. 人民郵電出版社 . [18] 褚振勇 ,翁木云 . FPGA設(shè)計(jì)及應(yīng)用 [M]. 西安電子科技大學(xué)出版社 . [19] 黃智偉 ,王彥 ,陳瓊，潘禮，黃松 . FPGA系統(tǒng)設(shè)計(jì)與實(shí)踐 [M].電子工業(yè)出版社 . 21 致 謝 這篇論文的順利完成，得到了許多 方面的無私幫助和熱情支持。 20 主要參考文獻(xiàn) [1]“ Modeling PLL,” in Integrated Circuits Application Note AN178 Philips Semiconductors, 1988. [2] Douglas J. Smith,“ HDL Chip Design,” Doone Publication,1996 [3]北京理工大學(xué) ASIC 研究所 .VHDL 語言 100例祥解 [M].北京 :清華大學(xué)出版社 ,2020. [4]邊計(jì)年 ,薛宏熙 .用 VHDL設(shè)計(jì)電子線路 [M].北京 :清華大學(xué)出版社 ,2020. [5]董介春 ,李萬玉 .基于 VHDL語言的數(shù)字鎖相環(huán)的設(shè)計(jì)與實(shí)現(xiàn) [J].青島大學(xué)學(xué)報(bào) ,2020,19(2)。 展望 目前，已有單片集成全數(shù)字鎖相環(huán)的商用產(chǎn)品，但作為某一個(gè)實(shí)際項(xiàng)目設(shè)計(jì)，需要的鎖相電路特性不盡相同，有些現(xiàn)成的產(chǎn)品，不是成本高、體積大、資源浪費(fèi)多，就是不能完全滿足設(shè)計(jì)性能的要求。 全數(shù)字鎖相環(huán)中可逆計(jì)數(shù)器及 N分頻器的時(shí)鐘由外部晶振提供。 基于 VHDL語言的可變模數(shù)數(shù)字鎖相環(huán)，不僅簡化了硬件的開發(fā)和制作過程，而且使硬件體積大大減小，并提高了系統(tǒng)的可靠性。而且采用 VHDL設(shè)計(jì)數(shù)字鎖相環(huán)路，具有設(shè)計(jì)靈活、修改方便和易于實(shí)現(xiàn)的優(yōu)點(diǎn)。該類數(shù)字鎖相環(huán)路中計(jì)數(shù)器的模數(shù)可以隨意修改，增加了系統(tǒng)應(yīng)用的靈活性與通用性，故有較大的改進(jìn)。反之 , k 取得過小 ,可以加速環(huán)路的鎖定 ,而對噪聲的抑制能力卻隨之降低。 由上圖對比可知，模 k 愈大 ,環(huán)路進(jìn)入鎖定狀態(tài)的時(shí)間越長。 圖 16 鎖相環(huán)仿真波形（ K=256） 與上兩張圖相比較，圖 16進(jìn)入鎖定時(shí)間明顯推遲，此時(shí)模值 K為 256，進(jìn)入穩(wěn)定時(shí)間為 。 圖 15 鎖相環(huán)仿真波形（ K=128） 與上張圖相比較，此時(shí)外部置數(shù)為 101，對應(yīng)模值 K為 128，系統(tǒng)沒有立即穩(wěn)定，在前 ， IOUT輸出端輸出為不均勻脈沖，當(dāng)過了這個(gè)時(shí)刻，輸出端輸出為均勻脈沖，系統(tǒng)進(jìn)入鎖定狀態(tài)。 圖 14 鎖相環(huán)仿真波形（ K=8） 由于模值 K取值小，故系統(tǒng)很快就進(jìn)入穩(wěn)定鎖定狀態(tài)，由圖可以看出，當(dāng)外 18 部置數(shù) CBA取 001且時(shí) 鐘頻率取值遠(yuǎn)遠(yuǎn)小于輸入信號頻率， IOUT輸出端為均勻的脈沖，即系統(tǒng)鎖定。另外，模值 N 的大小決定 了 DPLL 的鑒相靈敏度為Π /N。 用 VHDL 語言設(shè)計(jì)的加減脈沖控制器的模塊圖如圖 10 圖 10 脈沖加減電路模塊 17 圖 11 脈沖加減電路仿真波形 除 N 計(jì)數(shù)器（分頻器）的實(shí)現(xiàn) 除 N 計(jì)數(shù)器作用：除 N 計(jì)數(shù)器是將數(shù)控振蕩器的輸出信號進(jìn)行 N 分頻后作為跟蹤信號 u2，以使 u2 的頻率與本地時(shí)鐘信號 u1 相同。 idout =idclk no r q9 。 ffd8 :dff2 port map(d8 , idclk, reset , q8, q8n)。 d8 =(q9n and q2n and q4)or(q9n and q6 and q4n)。 ffd6 :dff2 port map(q4 , idclk, reset , q6, q6n)。 ffd4 :dff2 port map(q2 , idclk, reset , q4, q4n)。 ffd2 :dff2 port map(dec, idclk , reset, q2 , q2n)。 signal q6 , q6n, q7 , q7n , q8 , q8n , q9, q9n, d7 , d8:std_logic 。 end ponent。 ponent jkff2 port(j, k , clk , clrn :in std_logic 。 q, qn :out std_logic)。 end idc 。 inc , dec:in std_logic。 use ieee . 。 use ieee .std_logic_1164 .all。 數(shù)字環(huán)路濾波器的仿真波形如圖 7所示： 圖 7 數(shù)字環(huán)路濾波器仿真波形 在上圖中，因?yàn)槭蔷植糠抡?，?ud輸入端自行賦值，在前 250ns時(shí)， ud為高電平，故計(jì)數(shù)器進(jìn)行減法運(yùn)算，因?yàn)槭菑?000開始減，故需要借位， r2置 1，當(dāng) ud在后 250ns時(shí)為低電平，故計(jì)數(shù)器進(jìn)行加法運(yùn)算，當(dāng)加到 0FF后需進(jìn)位，故 r1置 1。 UD與鑒相器的輸出端相連用來控制可逆計(jì)數(shù)器的計(jì)數(shù)方向。 end behave 。 r1 = cao1。 end if。cao2 = 39。 else cao1 = 39。039。 end if 。 else cao2 = 39。 else if cq =000000000then cao2 = 39。 cao2 = 39。039。139。039。139。 end process。 end if。039。