全數(shù)字鎖相環(huán)的研究與設(shè)計(jì)畢業(yè)設(shè)計(jì)-資料下載頁
2024-11-23 16:46本頁面
【導(dǎo)讀】鑒相器、變?？赡嬗?jì)數(shù)器、加減脈沖電路、除H計(jì)數(shù)器和除N計(jì)數(shù)器各個(gè)模塊的工作原理。最后，將各個(gè)模塊整合起來，建立了。一個(gè)一階全數(shù)字鎖相環(huán)的電路，利用仿真工具M(jìn)AX＋plusII驗(yàn)證了它的功能的能否實(shí)現(xiàn)，仿真結(jié)果與理論分析基本符合。本次進(jìn)行研究的課題是全數(shù)字鎖相環(huán)。英文全稱是Phase-LockedLoop，簡(jiǎn)稱PLL。其作用是使得電路上的時(shí)鐘和某一外。蹤，所以鎖相環(huán)通常用于閉環(huán)跟蹤電路。出電壓與輸入電壓的相位被鎖住，這就是鎖相環(huán)名稱的由來。需要采用數(shù)字方式實(shí)現(xiàn)信號(hào)的鎖相處理。因此，對(duì)全數(shù)字鎖相環(huán)的研究和應(yīng)用得。定的振蕩控制數(shù)據(jù)。對(duì)于高階全數(shù)字鎖相環(huán)，其數(shù)字濾波器常常采用基于DSP的。這種結(jié)構(gòu)的鎖相環(huán)，當(dāng)環(huán)路帶寬很窄時(shí)，環(huán)路濾波器的實(shí)現(xiàn)將需要很。計(jì)帶來一定困難。另一種類型的全數(shù)字鎖相環(huán)是采用脈沖序列低通濾波計(jì)數(shù)電路。作為環(huán)路濾波器，如隨機(jī)徘徊序列濾波器、先N后M序列濾波器等。在過去，傳統(tǒng)的鎖相環(huán)各部分的零件都是由模擬電路來構(gòu)成，一
【正文】 器是將數(shù)控振蕩器的輸出信號(hào)進(jìn)行 N 分頻后作為跟蹤信號(hào) u2，以使 u2 的頻率與本地時(shí)鐘信號(hào) u1 相同。 N 分頻器對(duì)脈沖加 /減電路的輸出脈沖再進(jìn)行 N 分頻后，得到整個(gè)環(huán)路的輸出信號(hào)頻率 Fout=CLK/（ 2N*H） =f0，因此通過改變分頻值 N 可以得到不同的環(huán)路中心頻率 f0（其中，N 必須是 2 的整數(shù)冪）。另外，模值 N 的大小決定 了 DPLL 的鑒相靈敏度為Π /N。 除 N（ N=8）計(jì)數(shù)器的生成模塊見圖 12 圖 12 除 N計(jì)數(shù)器模塊 相應(yīng)的仿真波形見圖 13 圖 13 除 N計(jì)數(shù)器仿真波形 4. 全數(shù)字鎖相環(huán)的整體仿真 三個(gè)模塊均用 VHDL語言所做后的總體仿真波形如下列三圖所示： 鎖相環(huán)仿真波形（ K=8,M=64,N=8,H=4） ,進(jìn)入鎖定時(shí)間為 。 圖 14 鎖相環(huán)仿真波形（ K=8） 由于模值 K取值小，故系統(tǒng)很快就進(jìn)入穩(wěn)定鎖定狀態(tài)，由圖可以看出，當(dāng)外 18 部置數(shù) CBA取 001且時(shí) 鐘頻率取值遠(yuǎn)遠(yuǎn)小于輸入信號(hào)頻率， IOUT輸出端為均勻的脈沖，即系統(tǒng)鎖定。 鎖相環(huán)仿真波形（ K=128,M=64,N=8,H=4） ,鎖定時(shí)間為 。 圖 15 鎖相環(huán)仿真波形（ K=128） 與上張圖相比較，此時(shí)外部置數(shù)為 101，對(duì)應(yīng)模值 K為 128，系統(tǒng)沒有立即穩(wěn)定，在前 ， IOUT輸出端輸出為不均勻脈沖，當(dāng)過了這個(gè)時(shí)刻，輸出端輸出為均勻脈沖，系統(tǒng)進(jìn)入鎖定狀態(tài)。 鎖相環(huán)仿真波形（ K=256,M=64,N=8,H=4） ,鎖定時(shí)間為 。 圖 16 鎖相環(huán)仿真波形（ K=256） 與上兩張圖相比較，圖 16進(jìn)入鎖定時(shí)間明顯推遲，此時(shí)模值 K為 256，進(jìn)入穩(wěn)定時(shí)間為 。 總體分析： CBA置數(shù)不同，模數(shù)不同，故 iout端輸出鎖定的時(shí)間也都不同。 由上圖對(duì)比可知，模 k 愈大 ,環(huán)路進(jìn)入鎖定狀態(tài)的時(shí)間越長(zhǎng)。 k 取得過大 ,對(duì)抑制噪聲、減少相位抖動(dòng)有利 ,但是同時(shí)又加大了環(huán)路進(jìn)入鎖定狀態(tài)的時(shí)間。反之 , k 取得過小 ,可以加速環(huán)路的鎖定 ,而對(duì)噪聲的抑制能力卻隨之降低。 19 5. 結(jié)語與展望 總結(jié) 采用 VHDL 設(shè)計(jì)全數(shù)字鎖相環(huán)路，具有設(shè)計(jì)靈活，修改方便和易于實(shí)現(xiàn)的優(yōu)點(diǎn)，并能夠 制成嵌入式片內(nèi)鎖相環(huán)。該類數(shù)字鎖相環(huán)路中計(jì)數(shù)器的模數(shù)可以隨意修改，增加了系統(tǒng)應(yīng)用的靈活性與通用性，故有較大的改進(jìn)。這樣，就能夠根據(jù)不同的情況最大限度地、靈活地設(shè)計(jì)環(huán)路。而且采用 VHDL設(shè)計(jì)數(shù)字鎖相環(huán)路，具有設(shè)計(jì)靈活、修改方便和易于實(shí)現(xiàn)的優(yōu)點(diǎn)。同時(shí)，采用在系統(tǒng)可編程芯片實(shí)現(xiàn)有利于提高系統(tǒng)的集成度和可靠性。 基于 VHDL語言的可變模數(shù)數(shù)字鎖相環(huán)，不僅簡(jiǎn)化了硬件的開發(fā)和制作過程，而且使硬件體積大大減小，并提高了系統(tǒng)的可靠性。該方法可以在不修改硬件電路的基礎(chǔ)上，通過修改設(shè)計(jì)軟件、更改移相范圍就可滿足不同條件下的需要 。 全數(shù)字鎖相環(huán)中可逆計(jì)數(shù)器及 N分頻器的時(shí)鐘由外部晶振提供。不用 VCO，可大大減輕溫度及電源電壓變化對(duì)環(huán)路的影響。 展望 目前，已有單片集成全數(shù)字鎖相環(huán)的商用產(chǎn)品，但作為某一個(gè)實(shí)際項(xiàng)目設(shè)計(jì)，需要的鎖相電路特性不盡相同，有些現(xiàn)成的產(chǎn)品，不是成本高、體積大、資源浪費(fèi)多，就是不能完全滿足設(shè)計(jì)性能的要求。根據(jù)位移檢測(cè)的特點(diǎn)，采用高密度可編程邏輯器件，可根據(jù)實(shí)際要求，充分利用器件資源，同時(shí)把一些相關(guān)的數(shù)字電路組合在一起，不僅提高了系統(tǒng)的集成度和可靠性，降低了功耗，降低了成本，而且使電路性能得到明顯改善。 20 主要參考文獻(xiàn) [1]“ Modeling PLL,” in Integrated Circuits Application Note AN178 Philips Semiconductors, 1988. [2] Douglas J. Smith,“ HDL Chip Design,” Doone Publication,1996 [3]北京理工大學(xué) ASIC 研究所 .VHDL 語言 100例祥解 [M].北京 :清華大學(xué)出版社 ,2020. [4]邊計(jì)年 ,薛宏熙 .用 VHDL設(shè)計(jì)電子線路 [M].北京 :清華大學(xué)出版社 ,2020. [5]董介春 ,李萬玉 .基于 VHDL語言的數(shù)字鎖相環(huán)的設(shè)計(jì)與實(shí)現(xiàn) [J].青島大學(xué)學(xué)報(bào) ,2020,19(2)。84— 87. [6]單長(zhǎng)虹 ,鄧國(guó)楊 ,孟憲元 .基于 FPGA 的線性可變碼位控制全數(shù)字鎖相環(huán)的設(shè)計(jì)與仿真 [J].計(jì)算機(jī)仿真 ,2020,20(2)。111— 113. [7] 龔建榮 ,李曉飛 .利用 FPGA數(shù)字鎖相及頻率轉(zhuǎn)換 [J].南京郵電學(xué)院學(xué)報(bào) ,1998 ,18(4) :83— 86. [8] Floyd ,姚劍清 譯 .鎖相環(huán)技術(shù) [M]：第 3 版 .北京：人民郵電出版社， [9]陳貴燦，程軍，張瑞智 譯 .模擬 CMOS集成電路設(shè)計(jì) [M].西安：西安交通大學(xué)出版社， [10]冼進(jìn) .Verilog HDL 數(shù)字控制系統(tǒng)設(shè)計(jì)實(shí)例 [M].北京：中國(guó)水利出版社， 2020 [11]袁文波，張皓，唐振中 .FPGA應(yīng)用開發(fā)從實(shí)踐到提高 [M].北京：中國(guó)電力出版社，2020 [12]江國(guó)強(qiáng) .EDA技術(shù)與應(yīng)用 [M].北京：電子工業(yè)出版社 .2020 [13]夏宇聞 . Verilog 數(shù)字系統(tǒng)設(shè)計(jì)教程 [M].北京：北京航空航天大學(xué)出版社 . 2020. [14] EDA先鋒工作室 ,吳繼華 ,王誠(chéng) . Altera FPGA/CPLD 設(shè)計(jì) (初級(jí)篇 ) [M]. 人民郵電出版社 . [15] Altera Corporation. Intro to Quartus2( Edition).Altera. [16] Ulrish Golze. VLSI Chip Design with the Hardware Description Language Verilog. Published by Springer. Feb 1996 [17] EDA先鋒工作室 ,吳繼華 ,王誠(chéng) . Altera FPGA/CPLD 設(shè)計(jì) (高級(jí)篇 ) [M]. 人民郵電出版社 . [18] 褚振勇 ,翁木云 . FPGA設(shè)計(jì)及應(yīng)用 [M]. 西安電子科技大學(xué)出版社 . [19] 黃智偉 ,王彥 ,陳瓊，潘禮，黃松 . FPGA系統(tǒng)設(shè)計(jì)與實(shí)踐 [M].電子工業(yè)出版社 . 21 致 謝 這篇論文的順利完成，得到了許多 方面的無私幫助和熱情支持。 首先，我要衷心的感謝我的導(dǎo)師吳秀龍老師對(duì)我的悉心指導(dǎo)和熱情幫助。從課程的學(xué)習(xí)、論文的選題、開題報(bào)告、論文撰寫、修改，到最終論文完成的整個(gè)過程中，得到了韋老師熱情的鼓勵(lì)、富有啟發(fā)性的建議和精心的指導(dǎo)，其中點(diǎn)點(diǎn)滴滴無不凝聚著韋老師的心血和汗水。 非常感謝我的同學(xué)和朋友們，感謝他們?cè)谖覍W(xué)習(xí)和生活中給予我的大力支持和無私鼓勵(lì)，這段時(shí)光雖然短暫但卻美好燦爛，我將永遠(yuǎn)難忘。 非常感謝我的親人，他們對(duì)我始終如一的理解、默默無聞的大力支持及無私的幫助和鼓勵(lì)，使我得到不斷前行的巨大動(dòng)力，也 使我在求學(xué)的道路上感到無比的堅(jiān)強(qiáng)和自信。 非常感謝安徽大學(xué)多年的的培養(yǎng)，這段學(xué)習(xí)經(jīng)歷將使我終生受益。感謝曾經(jīng)教育和幫助過我的所有老師。 最后，再次懷著感恩的心感謝所有幫助過我的人 ! 22
公司管理相關(guān)推薦
鄂ICP備17016276號(hào)-1