全數(shù)字鎖相環(huán)的研究與設(shè)計畢業(yè)設(shè)計(已改無錯字)
2023-01-05 16:46:32 本頁面
【正文】 著時間的增長將溢出，產(chǎn)生一個進(jìn)位脈沖。相反，若 u1開始滯后 u2，計數(shù)器將產(chǎn)生一個借位脈沖。進(jìn)位和借位脈沖可用來控制 DCO，使得 DCO 輸出的脈沖數(shù)根據(jù)進(jìn)位和借位來加上或者是刪除一些脈沖，實際上也就改變了 DCO 13 的輸出頻率。 變?？赡嬗嫈?shù)器的設(shè)計由 VHDL 完成 ,程序如下： library ieee。 use 。 use 。 entity bmkn is port(clk,ud,en,c,b,a:in std_logic。 r1,r2:out std_logic)。 end entity bmkn。 architecture behave of bmkn is signal cq,k,mo : std_logic_vector (8 downto 0)。 signal cao1,cao2: std_logic。 signal instruction: std_logic_vector (2 downto 0)。 begin instruction = camp。bamp。a。 with instruction select mo=000000111when001, 000001111when010, 000011111when011, 000111111when100, 001111111when101, 011111111when110, 111111111when111, 000000111when others。 process (clk,en,ud,k,cq) is begin if clk39。event and clk = 39。139。then k = mo。 if en = 39。139。then if ud = 39。039。then if cq k then cq = cq + 1。 else cq = (others = 39。039。)。 end if。 14 else if cq 0 then cq = cq 1。 else cq = k。 end if。 end if。 else cq = (others =39。039。) 。 end if。 end if。 end process。 process (en,ud,cq,k) is begin if en =39。139。then if ud =39。039。then if cq =k then cao1 = 39。139。 else cao1 = 39。039。 end if。 cao2 = 39。039。 else if cq =000000000then cao2 = 39。139。 else cao2 = 39。039。 end if 。 cao1 = 39。039。 end if。 else cao1 = 39。039。cao2 = 39。039。 end if。 end process。 r1 = cao1。 r2 = cao2 。 end behave 。 數(shù)字環(huán)路濾波器模塊如圖 6所示： 15 圖 6 數(shù)字環(huán)路濾波器模塊 其中 CBA為外部置數(shù)控制，由它來控制模數(shù)，它在 001111 范圍內(nèi)變化，相應(yīng)的模數(shù)在 2∧ 32∧ 9 范圍內(nèi)變化。 UD與鑒相器的輸出端相連用來控制可逆計數(shù)器的計數(shù)方向。 R1， R2分別為進(jìn)位和借位輸出端。 數(shù)字環(huán)路濾波器的仿真波形如圖 7所示： 圖 7 數(shù)字環(huán)路濾波器仿真波形 在上圖中，因為是局部仿真，故 ud輸入端自行賦值，在前 250ns時， ud為高電平，故計數(shù)器進(jìn)行減法運(yùn)算，因為是從 000開始減，故需要借位， r2置 1，當(dāng) ud在后 250ns時為低電平，故計數(shù)器進(jìn)行加法運(yùn)算，當(dāng)加到 0FF后需進(jìn)位，故 r1置 1。 用 VHDL 語言實現(xiàn) 除 H 計數(shù)器 除 H 計數(shù)器（ H=4）的生成模塊和仿真波形見圖 8 和圖 9 圖 8 除 H計數(shù)器模塊 圖 9 除 H計數(shù)器仿真波形 用 VHDL 語言實現(xiàn)加 /減脈沖控制器 library ieee 。 use ieee .std_logic_1164 .all。 use ieee .std_logic_unsigned .all。 use ieee . 。 16 entity idc is por t(idclk , reset :in std_logic 。 inc , dec:in std_logic。 idout :out std_logic)。 end idc 。 architecture rtl of idc is ponent dff2 port(d , clk , clrn :in std_logic 。 q, qn :out std_logic)。 end ponent。 ponent jkff2 port(j, k , clk , clrn :in std_logic 。 q, qn :out std_logic)。 end ponent。 signal q1 , q1n, q2 , q2n , q3 , q3n , q4, q4n, q5 , q5n:std_logic。 signal q6 , q6n, q7 , q7n , q8 , q8n , q9, q9n, d7 , d8:std_logic 。 begin ffd1 :dff2 port map(inc , idclk, reset , q1, q1n)。 ffd2 :dff2 port map(dec, idclk , reset, q2 , q2n)。 ffd3 :dff2 port map(q1 , idclk, reset , q3, q3n)。 ffd4 :dff2 port map(q2 , idclk, reset , q4, q4n)。 ffd5 :dff2 port map(q3 , idclk, reset , q5, q5n)。 ffd6 :dff2 port map(q4 , idclk, reset , q6, q6n)。 d7 =(q9 and q1n and q3)or(q9 and q5 and q3n)。 d8 =(q9n and q2n and q4)or(q9n and q6 and q4n)。 ffd7 :dff2 port map(d7, idclk , reset , q7, q7n)。 ffd8 :dff2 port map(d8 , idclk, reset , q8, q8n)。 jk :jkff2 port map(q7n, q8n, idclk , re set , q9, q9n)。 idout =idclk no r q9 。 end rtl 。 用 VHDL 語言設(shè)計的加減脈沖控制器的模塊圖如圖 10 圖 10 脈沖加減電路模塊 17 圖 11 脈沖加減電路仿真波形 除 N 計數(shù)器（分頻器）的實現(xiàn) 除 N 計數(shù)器作用：除 N 計數(shù)
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