全數(shù)字鎖相環(huán)的研究與設(shè)計(jì)畢業(yè)設(shè)計(jì)-閱讀頁
2024-12-13 16:46本頁面
【正文】 ud =u1 xor u2。 異或門數(shù)字鑒相器模塊如圖 4所示： 圖 4 異或門鑒相器 分析：數(shù)字鑒相器（ JXQ）輸入端為 U1和 U2，其中 U1為需要進(jìn)行鎖相控制的輸入信號(hào)， U2為經(jīng)過最后一個(gè)環(huán)節(jié)除 N（ N在這里等于 8）計(jì)數(shù)器后的信號(hào)（即輸出信號(hào)），異或門比較輸入信號(hào) U1相位和輸出信號(hào) U2相位之間的相位誤差，即U1和 U2進(jìn)行異或運(yùn)算。 使用 MAX＋ plus II軟件仿真， 異或門數(shù)字鑒相器的仿真波形如圖 5所示： 圖 5 鑒相器仿真波形 模塊進(jìn)行分別仿真時(shí)， u2需要自己賦值，在此 u1和 u2都賦以方波。 數(shù)字環(huán)路濾波器的設(shè)計(jì) 數(shù)字環(huán)路濾波器是由變?？赡嬗?jì)數(shù)器構(gòu)成的。假設(shè)系統(tǒng)工作無相位差，由鎖相環(huán)原理知， u1 和 u2 的相位差 0 ，異或門鑒相器輸出是一個(gè)對(duì)稱的方波，因此可逆計(jì)數(shù)器在相同的時(shí)間間隔內(nèi)進(jìn)行加或減計(jì)數(shù)，只要 k 足夠大，那么從零開始的計(jì)數(shù)就不會(huì)溢出或不夠。相反，若 u1開始滯后 u2，計(jì)數(shù)器將產(chǎn)生一個(gè)借位脈沖。 變?？赡嬗?jì)數(shù)器的設(shè)計(jì)由 VHDL 完成 ,程序如下： library ieee。 use 。 r1,r2:out std_logic)。 architecture behave of bmkn is signal cq,k,mo : std_logic_vector (8 downto 0)。 signal instruction: std_logic_vector (2 downto 0)。bamp。 with instruction select mo=000000111when001, 000001111when010, 000011111when011, 000111111when100, 001111111when101, 011111111when110, 111111111when111, 000000111when others。event and clk = 39。then k = mo。139。039。 else cq = (others = 39。)。 14 else if cq 0 then cq = cq 1。 end if。 else cq = (others =39。) 。 end if。 process (en,ud,cq,k) is begin if en =39。then if ud =39。then if cq =k then cao1 = 39。 else cao1 = 39。 end if。039。139。039。 cao1 = 39。 end if。039。039。 end process。 r2 = cao2 。 數(shù)字環(huán)路濾波器模塊如圖 6所示： 15 圖 6 數(shù)字環(huán)路濾波器模塊 其中 CBA為外部置數(shù)控制，由它來控制模數(shù)，它在 001111 范圍內(nèi)變化，相應(yīng)的模數(shù)在 2∧ 32∧ 9 范圍內(nèi)變化。 R1， R2分別為進(jìn)位和借位輸出端。 用 VHDL 語言實(shí)現(xiàn) 除 H 計(jì)數(shù)器 除 H 計(jì)數(shù)器（ H=4）的生成模塊和仿真波形見圖 8 和圖 9 圖 8 除 H計(jì)數(shù)器模塊 圖 9 除 H計(jì)數(shù)器仿真波形 用 VHDL 語言實(shí)現(xiàn)加 /減脈沖控制器 library ieee 。 use ieee .std_logic_unsigned .all。 16 entity idc is por t(idclk , reset :in std_logic 。 idout :out std_logic)。 architecture rtl of idc is ponent dff2 port(d , clk , clrn :in std_logic 。 end ponent。 q, qn :out std_logic)。 signal q1 , q1n, q2 , q2n , q3 , q3n , q4, q4n, q5 , q5n:std_logic。 begin ffd1 :dff2 port map(inc , idclk, reset , q1, q1n)。 ffd3 :dff2 port map(q1 , idclk, reset , q3, q3n)。 ffd5 :dff2 port map(q3 , idclk, reset , q5, q5n)。 d7 =(q9 and q1n and q3)or(q9 and q5 and q3n)。 ffd7 :dff2 port map(d7, idclk , reset , q7, q7n)。 jk :jkff2 port map(q7n, q8n, idclk , re set , q9, q9n)。 end rtl 。 N 分頻器對(duì)脈沖加 /減電路的輸出脈沖再進(jìn)行 N 分頻后，得到整個(gè)環(huán)路的輸出信號(hào)頻率 Fout=CLK/（ 2N*H） =f0，因此通過改變分頻值 N 可以得到不同的環(huán)路中心頻率 f0（其中，N 必須是 2 的整數(shù)冪）。 除 N（ N=8）計(jì)數(shù)器的生成模塊見圖 12 圖 12 除 N計(jì)數(shù)器模塊 相應(yīng)的仿真波形見圖 13 圖 13 除 N計(jì)數(shù)器仿真波形 4. 全數(shù)字鎖相環(huán)的整體仿真 三個(gè)模塊均用 VHDL語言所做后的總體仿真波形如下列三圖所示： 鎖相環(huán)仿真波形（ K=8,M=64,N=8,H=4） ,進(jìn)入鎖定時(shí)間為 。 鎖相環(huán)仿真波形（ K=128,M=64,N=8,H=4） ,鎖定時(shí)間為 。 鎖相環(huán)仿真波形（ K=256,M=64,N=8,H=4） ,鎖定時(shí)間為 。 總體分析： CBA置數(shù)不同，模數(shù)不同，故 iout端輸出鎖定的時(shí)間也都不同。 k 取得過大 ,對(duì)抑制噪聲、減少相位抖動(dòng)有利 ,但是同時(shí)又加大了環(huán)路進(jìn)入鎖定狀態(tài)的時(shí)間。 19 5. 結(jié)語與展望 總結(jié) 采用 VHDL 設(shè)計(jì)全數(shù)字鎖相環(huán)路，具有設(shè)計(jì)靈活，修改方便和易于實(shí)現(xiàn)的優(yōu)點(diǎn)，并能夠 制成嵌入式片內(nèi)鎖相環(huán)。這樣，就能夠根據(jù)不同的情況最大限度地、靈活地設(shè)計(jì)環(huán)路。同時(shí)，采用在系統(tǒng)可編程芯片實(shí)現(xiàn)有利于提高系統(tǒng)的集成度和可靠性。該方法可以在不修改硬件電路的基礎(chǔ)上，通過修改設(shè)計(jì)軟件、更改移相范圍就可滿足不同條件下的需要 。不用 VCO，可大大減輕溫度及電源電壓變化對(duì)環(huán)路的影響。根據(jù)位移檢測(cè)的特點(diǎn)，采用高密度可編程邏輯器件，可根據(jù)實(shí)際要求，充分利用器件資源，同時(shí)把一些相關(guān)的數(shù)字電路組合在一起，不僅提高了系統(tǒng)的集成度和可靠性，降低了功耗，降低了成本，而且使電路性能得到明顯改善。84— 87. [6]單長虹 ,鄧國楊 ,孟憲元 .基于 FPGA 的線性可變碼位控制全數(shù)字鎖相環(huán)的設(shè)計(jì)與仿真 [J].計(jì)算機(jī)仿真 ,2020,20(2)。 首先，我要衷心的感謝我的導(dǎo)師吳秀龍老師對(duì)我的悉心指導(dǎo)和熱情幫助。 非常感謝我的同學(xué)和朋友們，感謝他們?cè)谖覍W(xué)習(xí)和生活中給予我的大力支持和無私鼓勵(lì)，這段時(shí)光雖然短暫但卻美好燦爛，我將永遠(yuǎn)難忘。 非常感謝安徽大學(xué)多年的的培養(yǎng)，這段學(xué)習(xí)經(jīng)歷將使我終生受益。 最后，再次懷著感恩的心感謝所有幫助過我的人 ! 22
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