【正文】 濾波器的實(shí)現(xiàn)將需要很大的電路量，這給專(zhuān)用集成電路的應(yīng)用和片上系統(tǒng) SOC（ system on chip）的設(shè)計(jì)帶來(lái)一定困難。這些電路通過(guò)對(duì)鑒相模塊產(chǎn)生的相位誤差脈沖進(jìn)行計(jì)數(shù)運(yùn)算，獲得可控振蕩器模塊的振蕩控制參數(shù)。所以信息技術(shù)將來(lái)的發(fā)展趨勢(shì)必然是模擬信號(hào)的數(shù)字化，而數(shù)字鎖相環(huán)就是模擬信號(hào)數(shù)字化中極為重要的一部分。在過(guò)去，傳統(tǒng)的鎖相環(huán)各部分的零件都是由模擬電路來(lái)構(gòu)成，一般來(lái)說(shuō)包括鑒相器（ PD）、壓控振蕩器（ VCO）、環(huán)路濾波器（ LF）這三個(gè)基本環(huán)路部件 [1]。在 20 世紀(jì)五十年代末由于太空空間技術(shù)的不斷發(fā)展 ,鎖相環(huán)開(kāi)始應(yīng)用于遙控和跟蹤宇宙中的大小飛行目標(biāo)?？纱藭r(shí)的數(shù)字鎖相環(huán)中仍然有模擬的部件，性能也受到一定的影響。全數(shù)字鎖相環(huán)將所有的環(huán)路部件全部數(shù)字化，主要由三個(gè)部件來(lái)構(gòu)成，分別是數(shù)字鑒相器、數(shù)字環(huán)路濾波器和數(shù)控振蕩器。它具備工作狀態(tài)穩(wěn)定，并且方便調(diào)節(jié)各種狀態(tài)等優(yōu)點(diǎn)，更重要的是，它的環(huán)路帶寬和中心頻率都可通過(guò)編程的方式來(lái)改變，可以更方便的 去構(gòu)建高階鎖相環(huán)。 近些年來(lái)，隨著電子設(shè)計(jì)自動(dòng)化（ EDA）的迅猛發(fā)展，我們就可以很方便的使用VHDL 語(yǔ)言來(lái)設(shè)計(jì)和模擬全數(shù)字鎖相環(huán) 研究和發(fā)展 國(guó)外關(guān)于鎖相環(huán)的技術(shù)是很先進(jìn)的。從模擬鎖相環(huán)到數(shù)字鎖相環(huán)再到全數(shù)字鎖相環(huán)，還有后來(lái)的軟件鎖相環(huán)。 2020 年，美國(guó)國(guó)家半導(dǎo)體推出的 PLLAtnum 鎖相環(huán)芯片，操作頻率高達(dá) 3GHz 以上，適用于無(wú)線(xiàn)局域網(wǎng)， 508Hz 室內(nèi)無(wú)繩電話(huà)、移動(dòng)電話(huà)以及基站等應(yīng)用方案。它的工作頻率是 765MHz 至 ,而且噪聲低于 160dB/Hz。這款芯片采用的是當(dāng)時(shí)新出的 deltasigma 分?jǐn)?shù)環(huán)路，達(dá)到了 3G 基站 的要求，而且相位噪聲和寄生信號(hào)比較少，適合分離不同的信道，其效果遠(yuǎn)遠(yuǎn)優(yōu)于之前的 N 整數(shù)結(jié)構(gòu)。這款鎖相環(huán)符合 OC12 光學(xué)載波 12 級(jí)的通信要求，所以它能夠應(yīng)用于一些邊沿設(shè)備的線(xiàn)路卡的設(shè)計(jì) [3]。這是由于國(guó)內(nèi)的很多企業(yè)都沒(méi)有真正掌握高性能鎖相環(huán)的核心技術(shù)。 7 值得一提的是，我國(guó)東南大學(xué)的王志功教授也參與了 MOSSI 計(jì)劃，這將在一定程度上有利于國(guó)內(nèi)鎖相環(huán)技術(shù)的發(fā)展。此外，聯(lián)發(fā)科技（ MTK）研發(fā)過(guò)一款全數(shù)字鎖相環(huán)，用來(lái)小數(shù)分頻。 [6]為了精準(zhǔn)的檢測(cè)相位噪聲，該技術(shù)利用了數(shù)字時(shí)間轉(zhuǎn)換電路（ TDC）和基于數(shù)字電路的鑒頻鑒相器。 鎖相環(huán)技術(shù)已經(jīng)成為當(dāng)今科技領(lǐng)域不可或缺的一種技術(shù)。所以對(duì) ADPLL 深入研究有著很重要的意義。根據(jù) 位移檢測(cè)的特點(diǎn)，采用高密度可編程邏輯器件，可根據(jù)實(shí)際要求，充分利用器件資源，同時(shí)把一些相關(guān)的數(shù)字電路組合在一起，不僅提高了系統(tǒng)的集成度和可靠性，降低了功耗，降低了成本，而且使電路性能得到明顯改善 [2]。它具有原理圖輸入， 文本輸入（采用硬件描述語(yǔ)言）和波形圖輸入三種輸入手段，利用該工具所配備的編輯、編譯、仿真、綜合、芯片、編程等功能，將設(shè)計(jì)電路或電路描述程序變成基本的邏輯單元寫(xiě)入到可編程的芯片中（如 FPGA 芯片），做成 ASIC 芯片。[7] VHDL 的英文全名是 VeryHighSpeed Integrated Circuit Hardware Description Language，誕生于 1982 年。除了含有許多具有硬件特征的語(yǔ)句外， VHDL 的語(yǔ)言形式和描述風(fēng)格與句法十分類(lèi)似于一般的計(jì)算機(jī)高級(jí)語(yǔ)言。 相位誤差序列 相位校正序列 本地估算信號(hào) 輸入信號(hào) 鑒相器 數(shù)字環(huán)路濾波器 DCO 8 Mf0 fin fout CP1 Ud 進(jìn)位脈沖 借位脈沖 dec inc CP2 2Nf0 異或門(mén)鑒相器 加 /減脈沖控制器 除 H 計(jì)數(shù)器 除 N 計(jì)數(shù)器 可 逆 計(jì)數(shù)器 iout 圖 1 全數(shù)字鎖相環(huán)的基本結(jié)構(gòu)框圖 當(dāng)環(huán)路失鎖時(shí)，異或門(mén)鑒相器比較輸入信號(hào) (fin)和輸出信號(hào) (fout)之間的相位差異，并產(chǎn)生 K 變?？赡嬗?jì)數(shù)器的計(jì)數(shù)方向控制信號(hào) (dnup)； K 變?？赡嬗?jì)數(shù)器根據(jù)計(jì)數(shù)方向控制信號(hào) (dnup)調(diào)整計(jì)數(shù)值， dnup 為高進(jìn)行減計(jì)數(shù)，并當(dāng)計(jì)數(shù)值到達(dá) 0 時(shí)，輸出借位脈沖信號(hào) (borrow)；為低進(jìn)行加計(jì)數(shù)，并當(dāng)計(jì)數(shù)值達(dá)到預(yù)設(shè)的 K 模值時(shí)，輸出進(jìn)位脈沖信號(hào) (carry)；脈沖加減電路則根據(jù)進(jìn)位脈沖信號(hào) (carry)和借位脈沖信號(hào) (borrow)在電路輸出信號(hào) (idout)中進(jìn)行脈沖的增加和扣除操作，來(lái)調(diào)整輸出信號(hào)的頻率；重復(fù)上面的調(diào)整過(guò)程，當(dāng)環(huán)路進(jìn)入鎖定狀態(tài)時(shí)，異或門(mén)鑒相器的輸出 se 為一占空比 50%的方波，而 K 變?？赡嬗?jì)數(shù)器則周期性地產(chǎn)生進(jìn)位脈沖輸出 carry 和借位脈沖輸出 borrow，導(dǎo)致脈沖加減電路的輸 出 idout 周期性的加入和扣除半個(gè)脈沖。 圖 2為全數(shù)字鎖相環(huán)的設(shè)計(jì)框圖 圖 2 ADPLL設(shè)計(jì)框圖 其中數(shù)字鑒相器采用了異或門(mén)鑒相器；數(shù)字環(huán)路濾波器由變模可逆計(jì)數(shù)器構(gòu)成（模數(shù) K可預(yù)置）；數(shù)控振蕩器由加 /減脈沖控制器和除 N 計(jì)數(shù)器構(gòu)成。這里 f0 是環(huán)路的中心頻率，一般情況下 M 和 N 為 2 的整數(shù)冪。 結(jié)合模擬和數(shù)字鎖相的理論分析 , 可以得到全數(shù)字鎖相環(huán)的相位和相差傳遞函數(shù)。 9 圖 3 全數(shù)字鎖相環(huán)的數(shù)學(xué)模型 鑒相器可以看做增益為 Kd的模塊，輸出占空比因子δ k 作為 K變模計(jì)數(shù)器的輸入 DN/ UP , 控制“ UPCOUNTER” 和 “ DOWNCOUNTER” 的動(dòng)作 。因此對(duì)于異或門(mén)鑒 相器增益 Kd = 2/ π , 同理可得邊沿控制鑒相器增益 Kd=1/π 。除 N 計(jì)數(shù)器可以看作增益為 1/N 的模塊。由此可見(jiàn) ,N 越小 , ADPLL 的穩(wěn)定時(shí)間越短。 當(dāng)環(huán)路鎖定時(shí)，這個(gè)控制信號(hào)為占空比是 50%的方波。 可逆計(jì)數(shù)器的主要作用是根據(jù)鑒相器的相位誤差信號(hào)作為方向脈沖，從而輸出加減脈沖信號(hào)。 加 /減脈沖控制器 加減脈沖控制器是根據(jù)可逆計(jì)數(shù)器輸出的進(jìn)位、借位脈沖來(lái)不斷地對(duì)本地時(shí)鐘進(jìn)行調(diào)整。這樣往復(fù)不斷地對(duì)本地時(shí)鐘進(jìn)行調(diào)整，最終達(dá)到準(zhǔn)確確定出輸入信號(hào)時(shí)鐘的目的，從而實(shí)現(xiàn)位同步。 除 N 計(jì)數(shù)器 N分頻器是將脈沖加減器輸出的經(jīng)過(guò)調(diào)整以后的時(shí)鐘信號(hào)進(jìn)行分頻，以減小同步誤差。 3. 全數(shù)字鎖相環(huán)模塊的設(shè)計(jì)與仿真 鑒相器的設(shè)計(jì) 本次設(shè)計(jì)中鑒相器采用的是異或門(mén)鑒相器。當(dāng) ud 為低電平時(shí)（ u1 和 u2 有同極性時(shí)），可逆計(jì)數(shù)器作 加 計(jì)數(shù)。 當(dāng)環(huán)路鎖定時(shí)， fi和 fo正交，鑒相器的輸出信號(hào) Ud 為 50 % 占空比的方波，此時(shí)定義相位誤差為零，在這種情況下，可逆計(jì)數(shù)器“加”和“減”的周期是相同的，只要可逆計(jì)數(shù)器只對(duì)其時(shí)鐘的 k 值足夠大（ k M/ 4），其輸出端就不會(huì)產(chǎn)生進(jìn)位或借位脈沖，加 /減脈沖控制器只對(duì)其時(shí)鐘 2Nfo 進(jìn)行二分頻，使 fi和 fo的相位 保持正交。反之，若 Ud = 1 時(shí)，可逆計(jì)數(shù)器進(jìn)行減計(jì)數(shù)，導(dǎo)致借位脈沖產(chǎn)生，并將借位脈沖作用到加 /減脈沖控制器的“減”輸入端 R2，于是，該控制器便在二分頻過(guò)程中減去半個(gè)時(shí)鐘周期，即一個(gè)脈沖。加 /減脈沖控制器的輸出經(jīng)過(guò)除 N計(jì)數(shù)后，使得本地估算信號(hào) U2 的相位受到調(diào)整控制，最終達(dá)到 鎖定的狀態(tài) [4]。 use 。 ud:out std_logic)。 architecture art of jxq is begin