全數(shù)字鎖相環(huán)的研究與設計畢業(yè)設計(文件)
【正文】 K變?？赡嬗嫈?shù)器消除了鑒相器輸出的誤差信號中的高頻部分，使得整個環(huán)路更加的穩(wěn)定。當有進位脈沖時，脈沖加減電路就在本地時鐘加入一個周期的時鐘信號；當輸入借位脈沖時，脈沖加減電路就會在本地時鐘上扣除一個周期的時鐘信號。 N 值越大得到的 同步誤差越小。反之，當 ud 為高電平時，可逆計數(shù)器作 減 計數(shù)。這個過程是連續(xù)發(fā)生的。 entity jxq is port(u1,u2:in std_logic。 12 end architecture art 。如上圖 410所示， u1與 u2頻率相同，而相位差為 90度，故 ud輸出的信號頻率恰好時輸入信號的兩倍，即 ud為占空比為 50%的方波。 若 u1始落 u2，異或門輸出不對稱 ,那么計數(shù)器加計數(shù)時間比減計數(shù)時間長，其結(jié)果計數(shù)器隨著時間的增長將溢出，產(chǎn)生一個進位脈沖。 use 。 end entity bmkn。 begin instruction = camp。 process (clk,en,ud,k,cq) is begin if clk39。 if en = 39。then if cq k then cq = cq + 1。 end if。 end if。 end if。139。139。 cao2 = 39。 else cao2 = 39。039。cao2 = 39。 r1 = cao1。 UD與鑒相器的輸出端相連用來控制可逆計數(shù)器的計數(shù)方向。 use ieee .std_logic_1164 .all。 inc , dec:in std_logic。 q, qn :out std_logic)。 end ponent。 ffd2 :dff2 port map(dec, idclk , reset, q2 , q2n)。 ffd6 :dff2 port map(q4 , idclk, reset , q6, q6n)。 ffd8 :dff2 port map(d8 , idclk, reset , q8, q8n)。 用 VHDL 語言設計的加減脈沖控制器的模塊圖如圖 10 圖 10 脈沖加減電路模塊 17 圖 11 脈沖加減電路仿真波形 除 N 計數(shù)器（分頻器）的實現(xiàn) 除 N 計數(shù)器作用：除 N 計數(shù)器是將數(shù)控振蕩器的輸出信號進行 N 分頻后作為跟蹤信號 u2，以使 u2 的頻率與本地時鐘信號 u1 相同。 圖 14 鎖相環(huán)仿真波形（ K=8） 由于模值 K取值小，故系統(tǒng)很快就進入穩(wěn)定鎖定狀態(tài)，由圖可以看出，當外 18 部置數(shù) CBA取 001且時 鐘頻率取值遠遠小于輸入信號頻率， IOUT輸出端為均勻的脈沖，即系統(tǒng)鎖定。 圖 16 鎖相環(huán)仿真波形（ K=256） 與上兩張圖相比較，圖 16進入鎖定時間明顯推遲，此時模值 K為 256，進入穩(wěn)定時間為 。反之 , k 取得過小 ,可以加速環(huán)路的鎖定 ,而對噪聲的抑制能力卻隨之降低。而且采用 VHDL設計數(shù)字鎖相環(huán)路，具有設計靈活、修改方便和易于實現(xiàn)的優(yōu)點。 全數(shù)字鎖相環(huán)中可逆計數(shù)器及 N分頻器的時鐘由外部晶振提供。 20 主要參考文獻 [1]“ Modeling PLL,” in Integrated Circuits Application Note AN178 Philips Semiconductors, 1988. [2] Douglas J. Smith,“ HDL Chip Design,” Doone Publication,1996 [3]北京理工大學 ASIC 研究所 .VHDL 語言 100例祥解 [M].北京 :清華大學出版社 ,2020. [4]邊計年 ,薛宏熙 .用 VHDL設計電子線路 [M].北京 :清華大學出版社 ,2020. [5]董介春 ,李萬玉 .基于 VHDL語言的數(shù)字鎖相環(huán)的設計與實現(xiàn) [J].青島大學學報 ,2020,19(2)。從課程的學習、論文的選題、開題報告、論文撰寫、修改，到最終論文完成的整個過程中，得到了韋老師熱情的鼓勵、富有啟發(fā)性的建議和精心的指導，其中點點滴滴無不凝聚著韋老師的心血和汗水。感謝曾經(jīng)教育和幫助過我的所有老師。 非常感謝我的親人，他們對我始終如一的理解、默默無聞的大力支持及無私的幫助和鼓勵，使我得到不斷前行的巨大動力，也 使我在求學的道路上感到無比的堅強和自信。111— 113. [7] 龔建榮 ,李曉飛 .利用 FPGA數(shù)字鎖相及頻率轉(zhuǎn)換 [J].南京郵電學院學報 ,1998 ,18(4) :83— 86. [8] Floyd ,姚劍清 譯 .鎖相環(huán)技術(shù) [M]：第 3 版 .北京：人民郵電出版社， [9]陳貴燦，程軍，張瑞智 譯 .模擬 CMOS集成電路設計 [M].西安：西安交通大學出版社， [10]冼進 .Verilog HDL 數(shù)字控制系統(tǒng)設計實例 [M].北京：中國水利出版社， 2020 [11]袁文波，張皓，唐振中 .FPGA應用開發(fā)從實踐到提高 [M].北京：中國電力出版社，2020 [12]江國強 .EDA技術(shù)與應用 [M].北京：電子工業(yè)出版社 .2020 [13]夏宇聞 . Verilog 數(shù)字系統(tǒng)設計教程 [M].北京：北京航空航天大學出版社 . 2020. [14] EDA先鋒工作室 ,吳繼華 ,王誠 . Altera FPGA/CPLD 設計 (初級篇 ) [M]. 人民郵電出版社 . [15] Altera Corporation. Intro to Quartus2( Edition).Altera. [16] Ulrish Golze. VLSI Chip Design with the Hardware Description Language Verilog. Published by Springer. Feb 1996 [17] EDA先鋒工作室 ,吳繼華 ,王誠 . Altera FPGA/CPLD 設計 (高級篇 ) [M]. 人民郵電出版社 . [18] 褚振勇 ,翁木云 . FPGA設計及應用 [M]. 西安電子科技大學出版社 . [19] 黃智偉 ,王彥 ,陳瓊，潘禮，黃松 . FPGA系統(tǒng)設計與實踐 [M].電子工業(yè)出版社 . 21 致 謝 這篇論文的順利完成，得到了許多 方面的無私幫助和熱情支持。 展望 目前，已有單片集成全數(shù)字鎖相環(huán)的商用產(chǎn)品，但作為某一個實際項目設計，需要的鎖相電路特性不盡相同，有些現(xiàn)成的產(chǎn)品，不是成本高、體積大、資源浪費多，就是不能完全滿足設計性能的要求。 基于 VHDL語言的可變模數(shù)數(shù)字鎖相環(huán)，不僅簡化了硬件的開發(fā)和制作過程，而且使硬件體積大大減小，并提高了系統(tǒng)的可靠性。該類數(shù)字鎖相環(huán)路中計數(shù)器的模數(shù)可以隨意修改，增加了系統(tǒng)應用的靈活性與通用性，故有較大的改進。 由上圖對比可知，模 k 愈大 ,環(huán)路進入鎖定狀態(tài)的時間越長。 圖 15 鎖相環(huán)仿真波形（ K=128） 與上張圖相比較，此時外部置數(shù)為 101，對應模值 K為 128，系統(tǒng)沒有立即穩(wěn)定，在前 ， IOUT輸出端輸出為不均勻脈沖，當過了這個時刻，輸出端輸出為均勻脈沖，系統(tǒng)進入鎖定狀態(tài)。
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