【正文】 可逆計(jì)數(shù)器向上加計(jì)數(shù)，并導(dǎo)致進(jìn)位脈沖產(chǎn)生，進(jìn)位脈沖作用到加 /減脈沖控制器的“加”控制端 R1， 該控制器便在二分頻過程中加入半個時鐘周期，即一個脈沖。 end entity jxq。該計(jì)數(shù)器設(shè)計(jì)為一個 9 位可編程（可變模數(shù)）可逆計(jì)數(shù)器，計(jì)數(shù)范圍是由外部置數(shù) CBA控制。 entity bmkn is port(clk,ud,en,c,b,a:in std_logic。a。then if ud = 39。 else cq = k。 end process。039。 end if 。 end if。 數(shù)字環(huán)路濾波器的仿真波形如圖 7所示： 圖 7 數(shù)字環(huán)路濾波器仿真波形 在上圖中，因?yàn)槭蔷植糠抡?，?ud輸入端自行賦值，在前 250ns時， ud為高電平，故計(jì)數(shù)器進(jìn)行減法運(yùn)算，因?yàn)槭菑?000開始減，故需要借位， r2置 1，當(dāng) ud在后 250ns時為低電平，故計(jì)數(shù)器進(jìn)行加法運(yùn)算，當(dāng)加到 0FF后需進(jìn)位，故 r1置 1。 end idc 。 signal q6 , q6n, q7 , q7n , q8 , q8n , q9, q9n, d7 , d8:std_logic 。 d8 =(q9n and q2n and q4)or(q9n and q6 and q4n)。另外，模值 N 的大小決定 了 DPLL 的鑒相靈敏度為Π /N。 由上圖對比可知，模 k 愈大 ,環(huán)路進(jìn)入鎖定狀態(tài)的時間越長。 基于 VHDL語言的可變模數(shù)數(shù)字鎖相環(huán)，不僅簡化了硬件的開發(fā)和制作過程，而且使硬件體積大大減小，并提高了系統(tǒng)的可靠性。111— 113. [7] 龔建榮 ,李曉飛 .利用 FPGA數(shù)字鎖相及頻率轉(zhuǎn)換 [J].南京郵電學(xué)院學(xué)報 ,1998 ,18(4) :83— 86. [8] Floyd ,姚劍清 譯 .鎖相環(huán)技術(shù) [M]：第 3 版 .北京：人民郵電出版社， [9]陳貴燦，程軍，張瑞智 譯 .模擬 CMOS集成電路設(shè)計(jì) [M].西安：西安交通大學(xué)出版社， [10]冼進(jìn) .Verilog HDL 數(shù)字控制系統(tǒng)設(shè)計(jì)實(shí)例 [M].北京：中國水利出版社， 2020 [11]袁文波，張皓，唐振中 .FPGA應(yīng)用開發(fā)從實(shí)踐到提高 [M].北京：中國電力出版社，2020 [12]江國強(qiáng) .EDA技術(shù)與應(yīng)用 [M].北京：電子工業(yè)出版社 .2020 [13]夏宇聞 . Verilog 數(shù)字系統(tǒng)設(shè)計(jì)教程 [M].北京：北京航空航天大學(xué)出版社 . 2020. [14] EDA先鋒工作室 ,吳繼華 ,王誠 . Altera FPGA/CPLD 設(shè)計(jì) (初級篇 ) [M]. 人民郵電出版社 . [15] Altera Corporation. Intro to Quartus2( Edition).Altera. [16] Ulrish Golze. VLSI Chip Design with the Hardware Description Language Verilog. Published by Springer. Feb 1996 [17] EDA先鋒工作室 ,吳繼華 ,王誠 . Altera FPGA/CPLD 設(shè)計(jì) (高級篇 ) [M]. 人民郵電出版社 . [18] 褚振勇 ,翁木云 . FPGA設(shè)計(jì)及應(yīng)用 [M]. 西安電子科技大學(xué)出版社 . [19] 黃智偉 ,王彥 ,陳瓊，潘禮，黃松 . FPGA系統(tǒng)設(shè)計(jì)與實(shí)踐 [M].電子工業(yè)出版社 . 21 致 謝 這篇論文的順利完成，得到了許多 方面的無私幫助和熱情支持。感謝曾經(jīng)教育和幫助過我的所有老師。 20 主要參考文獻(xiàn) [1]“ Modeling PLL,” in Integrated Circuits Application Note AN178 Philips Semiconductors, 1988. [2] Douglas J. Smith,“ HDL Chip Design,” Doone Publication,1996 [3]北京理工大學(xué) ASIC 研究所 .VHDL 語言 100例祥解 [M].北京 :清華大學(xué)出版社 ,2020. [4]邊計(jì)年 ,薛宏熙 .用 VHDL設(shè)計(jì)電子線路 [M].北京 :清華大學(xué)出版社 ,2020. [5]董介春 ,李萬玉 .基于 VHDL語言的數(shù)字鎖相環(huán)的設(shè)計(jì)與實(shí)現(xiàn) [J].青島大學(xué)學(xué)報 ,2020,19(2)。而且采用 VHDL設(shè)計(jì)數(shù)字鎖相環(huán)路，具有設(shè)計(jì)靈活、修改方便和易于實(shí)現(xiàn)的優(yōu)點(diǎn)。 圖 16 鎖相環(huán)仿真波形（ K=256） 與上兩張圖相比較，圖 16進(jìn)入鎖定時間明顯推遲，此時模值 K為 256，進(jìn)入穩(wěn)定時間為 。 用 VHDL 語言設(shè)計(jì)的加減脈沖控制器的模塊圖如圖 10 圖 10 脈沖加減電路模塊 17 圖 11 脈沖加減電路仿真波形 除 N 計(jì)數(shù)器（分頻器）的實(shí)現(xiàn) 除 N 計(jì)數(shù)器作用：除 N 計(jì)數(shù)器是將數(shù)控振蕩器的輸出信號進(jìn)行 N 分頻后作為跟蹤信號 u2，以使 u2 的頻率與本地時鐘信號 u1 相同。 ffd6 :dff2 port map(q4 , idclk, reset , q6, q6n)。 end ponent。 inc , dec:in std_logic。 UD與鑒相器的輸出端相連用來控制可逆計(jì)數(shù)器的計(jì)數(shù)方向。cao2 = 39。 else cao2 = 39。139。 end if。 end if。 if en = 39。 begin instruction = camp。 use 。如上圖 410所示， u1與 u2頻率相同，而相位差為 90度，故 ud輸出的信號頻率恰好時輸入信號的兩倍，即 ud為占空比為 50%的方波。 entity jxq is port(u1,u2:in std_logic。反之，當(dāng) ud 為高電平時，可逆計(jì)數(shù)器作 減 計(jì)數(shù)。當(dāng)有進(jìn)位脈沖時，脈沖加減電路就在本地時鐘加入一個周期的時鐘信號；當(dāng)輸入借位脈沖時，脈沖加減電路就會在本地時鐘上扣除一個周期的時鐘信號。系統(tǒng)的相位傳遞函數(shù) H(s)表示為 : 其中 ： 10 系統(tǒng)的相差傳遞函數(shù)為 : 顯而易見 , 該 ADPLL 為一階系統(tǒng) , 時間常數(shù)為 : 為了獲得最小波紋 , 對于異或門 (XOR)鑒相器和邊沿控制鑒相器 (ECPD), K 模值分別取為 M/4 和 M/2 , 相應(yīng)的時間常數(shù)分別為 :τ (EXOR) = (N/ 8)T0 , τ (ECPD) =(N/2)T0 , 其中 T0 =1/ f 0 。時鐘 2Nf0 經(jīng)除 H（ = M/2N）計(jì)數(shù)器得到。 VHDL 主要用于描述數(shù)字 系統(tǒng)的結(jié)構(gòu)、行為、功能和接口。國外的 PLL 技術(shù)已經(jīng)比較成熟了，相比之下，國內(nèi)的 PLL 技術(shù)幾乎被國外壟斷，國內(nèi)很少有企業(yè)掌握高新能 PLL 技術(shù)。美國有個 MOSSI 計(jì)劃，設(shè)計(jì)了一些高性能的鎖相環(huán)系列的產(chǎn)品，如放大器（用于光傳輸）、時鐘恢復(fù)電路、數(shù)據(jù)判決器，這些產(chǎn)品不但擁有自主知識產(chǎn)權(quán)，而 且都是功耗很小，集成度相當(dāng)高，工藝也十分先進(jìn)。 2020 又研發(fā)出了 LMX2351 芯片，當(dāng)時這款芯片是業(yè)界相位噪聲最低的鎖相環(huán)芯片。由于模擬鎖相環(huán)存在著溫度漂移和易受電壓變化影響的缺點(diǎn)，全數(shù)字鎖相環(huán)