【正文】 由于模值 K取值小，故系統(tǒng)很快就進入穩(wěn)定鎖定狀態(tài)，由圖可以看出，當(dāng)外 18 部置數(shù) CBA取 001且時 鐘頻率取值遠遠小于輸入信號頻率， IOUT輸出端為均勻的脈沖，即系統(tǒng)鎖定。反之 , k 取得過小 ,可以加速環(huán)路的鎖定 ,而對噪聲的抑制能力卻隨之降低。 全數(shù)字鎖相環(huán)中可逆計數(shù)器及 N分頻器的時鐘由外部晶振提供。從課程的學(xué)習(xí)、論文的選題、開題報告、論文撰寫、修改，到最終論文完成的整個過程中，得到了韋老師熱情的鼓勵、富有啟發(fā)性的建議和精心的指導(dǎo)，其中點點滴滴無不凝聚著韋老師的心血和汗水。 非常感謝我的親人，他們對我始終如一的理解、默默無聞的大力支持及無私的幫助和鼓勵，使我得到不斷前行的巨大動力，也 使我在求學(xué)的道路上感到無比的堅強和自信。 展望 目前，已有單片集成全數(shù)字鎖相環(huán)的商用產(chǎn)品，但作為某一個實際項目設(shè)計，需要的鎖相電路特性不盡相同，有些現(xiàn)成的產(chǎn)品，不是成本高、體積大、資源浪費多，就是不能完全滿足設(shè)計性能的要求。該類數(shù)字鎖相環(huán)路中計數(shù)器的模數(shù)可以隨意修改，增加了系統(tǒng)應(yīng)用的靈活性與通用性，故有較大的改進。 圖 15 鎖相環(huán)仿真波形（ K=128） 與上張圖相比較，此時外部置數(shù)為 101，對應(yīng)模值 K為 128，系統(tǒng)沒有立即穩(wěn)定，在前 ， IOUT輸出端輸出為不均勻脈沖，當(dāng)過了這個時刻，輸出端輸出為均勻脈沖，系統(tǒng)進入鎖定狀態(tài)。 idout =idclk no r q9 。 ffd4 :dff2 port map(q2 , idclk, reset , q4, q4n)。 ponent jkff2 port(j, k , clk , clrn :in std_logic 。 use ieee . 。 end behave 。 else cao1 = 39。 else if cq =000000000then cao2 = 39。039。039。039。139。 signal cao1,cao2: std_logic。進位和借位脈沖可用來控制 DCO，使得 DCO 輸出的脈沖數(shù)根據(jù)進位和借位來加上或者是刪除一些脈沖，實際上也就改變了 DCO 13 的輸出頻率。經(jīng)過比較后，異或門輸出誤差信號 UD作為 JXQ的結(jié)果由UD端輸出。 異或門數(shù)字鑒相器 VHDL程序代碼如下： library ieee。異或門鑒相器用于比較輸入信號u1 與數(shù)控振蕩器輸出信號 u2 的相位差，其輸出信號 ud 作為可逆計數(shù)器的計數(shù)方向控制信號，連接到變?？赡嬗嫈?shù)器的 ud端。當(dāng)相位誤差信號為低電平時，計數(shù)器則進行加法運算，若加法運算的結(jié)果達到了預(yù)設(shè)的模值，那么可逆計數(shù)器將輸出一個進位脈沖信號；當(dāng)相位誤差信號為高電平時，可逆計數(shù)器進行減法運算，若減法運算的結(jié)果為 0，那么計數(shù)器將輸出一 個借位脈沖信號。 K 變模計數(shù)器產(chǎn)生 CARRY 信號的頻率為 (f0 為環(huán)路的中心頻率 ): 相應(yīng)的角頻率為 : 相位是角頻率對時間的積分 : 對于 K 變模計數(shù)器 , 其輸入輸出信號分別為δ K 和θ carry , 對應(yīng)的 Laplace 變換為δ K(s)和θ carry(s), 所以 K 變模計數(shù)器的相位傳遞函數(shù)為 : 對于脈沖加減電路 , 由于每個 CARRY 脈沖使其輸出 IDOUT 增加 1/ 2 個周期 , 可以將他看作增益為 1/ 2 的模塊?？赡嬗嫈?shù)器和加 /減脈沖控制器的時鐘頻率分別為 Mf0和 2Nf0。目前 MAX＋ plus II是市場上使用最廣的開發(fā)工具軟件之一，是一個功能強大、使用方便的設(shè)計工具。由于 TDC 電路存在一定的死區(qū)，該技術(shù)還利用了 bangbang 鑒相器。 在中國，有關(guān)鎖相環(huán)的產(chǎn)品很少。如今，國外有關(guān)鎖相環(huán)的產(chǎn)品大體用的是 的供電電壓，工作頻率的范 圍是 100MHz 至 。漸漸的，全數(shù)字鎖相環(huán)出現(xiàn)并逐步的發(fā)展起來了。 鎖相環(huán)的發(fā)展歷程 21 世紀(jì)以來，隨著數(shù)字電子技術(shù)的飛速發(fā)展，特別是數(shù)字模擬和信號處理技術(shù)在電子通訊、儀器儀表和各種多媒體等領(lǐng)域得到了愈來愈廣泛的應(yīng)用，用數(shù)字電路來處理模擬信號的情況也就越來越普遍。鎖相環(huán)在工作的過程中，當(dāng)輸出信號的頻率與輸入信號的頻率相等時，輸出電壓與輸入電壓保持固定的相位差值，即輸出電壓與輸入電壓的相位被鎖住，這就是鎖 相環(huán)名稱的由來。最后，將各個模塊整合起來，建立了一個一階全數(shù)字鎖相環(huán)的電路，利用仿真工具 MAX＋ plus II 驗證了它的功能的能否實現(xiàn)，仿真結(jié)果與理論分析基本符合。 Digital filter。 傳統(tǒng)的數(shù)字鎖相環(huán)系統(tǒng)是希望通過采用具有低通特性的環(huán)路濾波器，獲得穩(wěn)定的振蕩控制數(shù)據(jù)。在過去，傳統(tǒng)的鎖相環(huán)各部分的零件都是由模擬電路來構(gòu)成，一般來說包括鑒相器（ PD）、壓控振蕩器（ VCO）、環(huán)路濾波器（ LF）這三個基本環(huán)路部件 [1]。它具備工作狀態(tài)穩(wěn)定，并且方便調(diào)節(jié)各種狀態(tài)等優(yōu)點，更重要的是，它的環(huán)路帶寬和中心頻率都可通過編程的方式來改變，可以更方便的 去構(gòu)建高階鎖相環(huán)。它的工作頻率是 765MHz 至 ,而且噪聲低于 160dB/Hz。 7 值得一提的是，我國東南大學(xué)的王志功教授也參與了 MOSSI 計劃，這將在一定程度上有利于國內(nèi)鎖相環(huán)技術(shù)的發(fā)展。所以對 ADPLL 深入研究有著很重要的意義。除了含有許多具有硬件特征的語句外， VHDL 的語言形式和描述風(fēng)格與句法十分類似于一般的計算機高級語言。 結(jié)合模擬和數(shù)字鎖相的理論分析 , 可以得到全數(shù)字鎖相環(huán)的相位和相差傳遞函數(shù)。由此可見 ,N 越小 , ADPLL 的穩(wěn)定時間越短。這樣往復(fù)不斷地對本地時鐘進行調(diào)整，最終達到準(zhǔn)確確定出輸入信號時鐘的目的，從而實現(xiàn)位同步。 當(dāng)環(huán)路鎖定時， fi和 fo正交，鑒相器的輸出信號 Ud 為 50 % 占空比的方波，此時定義相位誤差為零，在這種情況下，可逆計數(shù)器“加”和“減”的周期是相同的，只要可逆計數(shù)器只對其時鐘的 k 值足夠大（ k M/ 4），其輸出端就不會產(chǎn)生進位或借位脈沖，加 /減脈沖控制器只對其時鐘 2Nfo 進行二分頻，使 fi和 fo的相位 保持正交。 ud:out std_logic)。 數(shù)字環(huán)路濾波器的設(shè)計 數(shù)字環(huán)路濾波器是由變?？赡嬗嫈?shù)器構(gòu)成的。 use 。bamp。139。 14 else if cq 0 then cq = cq 1。 end if。 else cao1 = 39。039。039。 R1， R2分別為進位和借位輸出端。 idout :out std_logic)。 signal q1 , q1n, q2 , q2n , q3 , q3n , q4, q4n, q5 , q5n:std_logic。 d7 =(q9 and q1n and q3)or(q9 and q5 and q3n)。 N 分頻器對脈沖加 /減電路的輸出脈沖再進行 N 分頻后，得到整個環(huán)路的輸出信號頻率 Fout=CLK/（ 2N*H） =f0，因此通過改變分頻值 N 可以得到不同的環(huán)路中心頻率 f0（其中，N 必須是 2 的整數(shù)冪）。 總體分析： CBA置數(shù)不同，模數(shù)不同，故 iout端輸出鎖定的時間也都不同。同時，采用在系統(tǒng)可編程芯片實現(xiàn)有利于提高系統(tǒng)的集成度和可靠性。84— 87. [6]單長虹 ,鄧國楊 ,孟憲元 .基于 FPGA 的線性可變碼位控制全數(shù)字鎖相環(huán)的設(shè)計與仿真 [J].計算機仿真 ,2020,20(2)。 最后，再次懷著感恩的心感謝所有幫助過我的人 ! 22