【正文】 模塊均用 VHDL語(yǔ)言所做后的總體仿真波形如下列三圖所示： 鎖相環(huán)仿真波形（ K=8,M=64,N=8,H=4） ,進(jìn)入鎖定時(shí)間為 。該方法可以在不修改硬件電路的基礎(chǔ)上，通過(guò)修改設(shè)計(jì)軟件、更改移相范圍就可滿足不同條件下的需要 。 非常感謝安徽大學(xué)多年的的培養(yǎng)，這段學(xué)習(xí)經(jīng)歷將使我終生受益。這樣，就能夠根據(jù)不同的情況最大限度地、靈活地設(shè)計(jì)環(huán)路。 end rtl 。 q, qn :out std_logic)。 數(shù)字環(huán)路濾波器模塊如圖 6所示： 15 圖 6 數(shù)字環(huán)路濾波器模塊 其中 CBA為外部置數(shù)控制，由它來(lái)控制模數(shù)，它在 001111 范圍內(nèi)變化，相應(yīng)的模數(shù)在 2∧ 32∧ 9 范圍內(nèi)變化。139。) 。then k = mo。 變?？赡嬗?jì)數(shù)器的設(shè)計(jì)由 VHDL 完成 ,程序如下： library ieee。 use 。 加 /減脈沖控制器 加減脈沖控制器是根據(jù)可逆計(jì)數(shù)器輸出的進(jìn)位、借位脈沖來(lái)不斷地對(duì)本地時(shí)鐘進(jìn)行調(diào)整。這里 f0 是環(huán)路的中心頻率，一般情況下 M 和 N 為 2 的整數(shù)冪。 鎖相環(huán)技術(shù)已經(jīng)成為當(dāng)今科技領(lǐng)域不可或缺的一種技術(shù)。 2020 年，美國(guó)國(guó)家半導(dǎo)體推出的 PLLAtnum 鎖相環(huán)芯片，操作頻率高達(dá) 3GHz 以上，適用于無(wú)線局域網(wǎng)， 508Hz 室內(nèi)無(wú)繩電話、移動(dòng)電話以及基站等應(yīng)用方案。所以信息技術(shù)將來(lái)的發(fā)展趨勢(shì)必然是模擬信號(hào)的數(shù)字化，而數(shù)字鎖相環(huán)就是模擬信號(hào)數(shù)字化中極為重要的一部分。 關(guān)鍵詞：全數(shù)字鎖相環(huán)； VHDL；數(shù)字濾波器；數(shù)字振蕩器 ；鎖定時(shí)間 3 Design and research of ALL Digital PhaseLocked Loop Abstract In this brief, we presented a way of designing a firstorder ALL Digital PhaseLocked Loop (ADPLL) first analyzes the significance of research, the development course of phaselocked loop current research status, and then describes the ponent parts of all digital phaselocked loop, and detailed analysis of the phase lock loop phase discriminator, reversible counter change mould, add and subtract pulse circuit, in addition to H counter and divide N working principle of each module. Then we use the VHDL statements to plete the phase discriminator, digital filter and the design of the digital oscillator, and using the simulation tool of MAX + plus II one by one to verify the function of each module. Finally, the various modules together, established a firstorder digital phaselocked loop circuit, using the simulation tool of MAX + plus II verify the realization of its function, the simulation results and principle Keywords: All Digital PhaseLocked Loop。因此，對(duì)全數(shù)字鎖相環(huán)的研究和應(yīng)用得到了越來(lái)越多的關(guān)注。由于模擬鎖相環(huán)存在著溫度漂移和易受電壓變化影響的缺點(diǎn)，全數(shù)字鎖相環(huán)的應(yīng)用越來(lái)越廣泛。美國(guó)有個(gè) MOSSI 計(jì)劃，設(shè)計(jì)了一些高性能的鎖相環(huán)系列的產(chǎn)品，如放大器（用于光傳輸）、時(shí)鐘恢復(fù)電路、數(shù)據(jù)判決器，這些產(chǎn)品不但擁有自主知識(shí)產(chǎn)權(quán)，而 且都是功耗很小，集成度相當(dāng)高，工藝也十分先進(jìn)。 VHDL 主要用于描述數(shù)字 系統(tǒng)的結(jié)構(gòu)、行為、功能和接口。系統(tǒng)的相位傳遞函數(shù) H(s)表示為 : 其中 ： 10 系統(tǒng)的相差傳遞函數(shù)為 : 顯而易見(jiàn) , 該 ADPLL 為一階系統(tǒng) , 時(shí)間常數(shù)為 : 為了獲得最小波紋 , 對(duì)于異或門 (XOR)鑒相器和邊沿控制鑒相器 (ECPD), K 模值分別取為 M/4 和 M/2 , 相應(yīng)的時(shí)間常數(shù)分別為 :τ (EXOR) = (N/ 8)T0 , τ (ECPD) =(N/2)T0 , 其中 T0 =1/ f 0 。反之，當(dāng) ud 為高電平時(shí)，可逆計(jì)數(shù)器作 減 計(jì)數(shù)。如上圖 410所示， u1與 u2頻率相同，而相位差為 90度，故 ud輸出的信號(hào)頻率恰好時(shí)輸入信號(hào)的兩倍，即 ud為占空比為 50%的方波。 begin instruction = camp。 end if。139。cao2 = 39。 inc , dec:in std_logic。 ffd6 :dff2 port map(q4 , idclk, reset , q6, q6n)。 圖 16 鎖相環(huán)仿真波形（ K=256） 與上兩張圖相比較，圖 16進(jìn)入鎖定時(shí)間明顯推遲，此時(shí)模值 K為 256，進(jìn)入穩(wěn)定時(shí)間為 。 20 主要參考文獻(xiàn) [1]“ Modeling PLL,” in Integrated Circuits Application Note AN178 Philips Semiconductors, 1988. [2] Douglas J. Smith,“ HDL Chip Design,” Doone Publication,1996 [3]北京理工大學(xué) ASIC 研究所 .VHDL 語(yǔ)言 100例祥解 [M].北京 :清華大學(xué)出版社 ,2020. [4]邊計(jì)年 ,薛宏熙 .用 VHDL設(shè)計(jì)電子線路 [M].北京 :清華大學(xué)出版社 ,2020. [5]董介春 ,李萬(wàn)玉 .基于 VHDL語(yǔ)言的數(shù)字鎖相環(huán)的設(shè)計(jì)與實(shí)現(xiàn) [J].青島大學(xué)學(xué)報(bào) ,2020,19(2)。111— 113. [7] 龔建榮 ,李曉飛 .利用 FPGA數(shù)字鎖相及頻率轉(zhuǎn)換 [J].南京郵電學(xué)院學(xué)報(bào) ,1998 ,18(4) :83— 86. [8] Floyd ,姚劍清 譯 .鎖相環(huán)技術(shù) [M]：第 3 版 .北京：人民郵電出版社， [9]陳貴燦，程軍，張瑞智 譯 .模擬 CMOS集成電路設(shè)計(jì) [M].西安：西安交通大學(xué)出版社， [10]冼進(jìn) .Verilog HDL 數(shù)字控制系統(tǒng)設(shè)計(jì)實(shí)例 [M].北京：中國(guó)水利出版社， 2020 [11]袁文波，張皓，唐振中 .FPGA應(yīng)用開(kāi)發(fā)從實(shí)踐到提高 [M].北京：中國(guó)電力出版社，2020 [12]江國(guó)強(qiáng) .EDA技術(shù)與應(yīng)用 [M].北京：電子工業(yè)出版社 .2020 [13]夏宇聞 . Verilog