【正文】 術(shù)。此外，聯(lián)發(fā)科技（ MTK）研發(fā)過一款全數(shù)字鎖相環(huán)，用來小數(shù)分頻。這是由于國內(nèi)的很多企業(yè)都沒有真正掌握高性能鎖相環(huán)的核心技術(shù)。這款芯片采用的是當(dāng)時(shí)新出的 deltasigma 分?jǐn)?shù)環(huán)路，達(dá)到了 3G 基站 的要求，而且相位噪聲和寄生信號(hào)比較少，適合分離不同的信道，其效果遠(yuǎn)遠(yuǎn)優(yōu)于之前的 N 整數(shù)結(jié)構(gòu)。 2020 年，美國國家半導(dǎo)體推出的 PLLAtnum 鎖相環(huán)芯片，操作頻率高達(dá) 3GHz 以上，適用于無線局域網(wǎng)， 508Hz 室內(nèi)無繩電話、移動(dòng)電話以及基站等應(yīng)用方案。 近些年來，隨著電子設(shè)計(jì)自動(dòng)化（ EDA）的迅猛發(fā)展，我們就可以很方便的使用VHDL 語言來設(shè)計(jì)和模擬全數(shù)字鎖相環(huán) 研究和發(fā)展 國外關(guān)于鎖相環(huán)的技術(shù)是很先進(jìn)的。全數(shù)字鎖相環(huán)將所有的環(huán)路部件全部數(shù)字化，主要由三個(gè)部件來構(gòu)成，分別是數(shù)字鑒相器、數(shù)字環(huán)路濾波器和數(shù)控振蕩器。在 20 世紀(jì)五十年代末由于太空空間技術(shù)的不斷發(fā)展 ,鎖相環(huán)開始應(yīng)用于遙控和跟蹤宇宙中的大小飛行目標(biāo)。所以信息技術(shù)將來的發(fā)展趨勢(shì)必然是模擬信號(hào)的數(shù)字化，而數(shù)字鎖相環(huán)就是模擬信號(hào)數(shù)字化中極為重要的一部分。這種結(jié)構(gòu)的鎖相環(huán)，當(dāng)環(huán)路帶寬很窄時(shí)，環(huán)路濾波器的實(shí)現(xiàn)將需要很大的電路量，這給專用集成電路的應(yīng)用和片上系統(tǒng) SOC（ system on chip）的設(shè)計(jì)帶來一定困難。鎖相環(huán)在通信、雷達(dá)、測(cè)量和自動(dòng)化控制等領(lǐng)域應(yīng)用極為廣泛，隨著電子技術(shù)向數(shù)字化方向發(fā)展，需要采用數(shù)字方式實(shí)現(xiàn)信號(hào)的鎖相處理。鎖相環(huán)路是一種反饋電路，鎖相環(huán)的英文全稱是 PhaseLocked Loop，簡稱 PLL。 關(guān)鍵詞：全數(shù)字鎖相環(huán)； VHDL；數(shù)字濾波器；數(shù)字振蕩器 ；鎖定時(shí)間 3 Design and research of ALL Digital PhaseLocked Loop Abstract In this brief, we presented a way of designing a firstorder ALL Digital PhaseLocked Loop (ADPLL) first analyzes the significance of research, the development course of phaselocked loop current research status, and then describes the ponent parts of all digital phaselocked loop, and detailed analysis of the phase lock loop phase discriminator, reversible counter change mould, add and subtract pulse circuit, in addition to H counter and divide N working principle of each module. Then we use the VHDL statements to plete the phase discriminator, digital filter and the design of the digital oscillator, and using the simulation tool of MAX + plus II one by one to verify the function of each module. Finally, the various modules together, established a firstorder digital phaselocked loop circuit, using the simulation tool of MAX + plus II verify the realization of its function, the simulation results and principle Keywords: All Digital PhaseLocked Loop。 1 本科畢業(yè)論文（設(shè)計(jì)、創(chuàng)作） 題 目： 全數(shù)字鎖相環(huán)的研究與設(shè)計(jì) 2 全數(shù)字鎖相環(huán)的研究與設(shè)計(jì) 摘 要 本文主要描述了一種設(shè)計(jì)一階全數(shù)字鎖相環(huán)的方法，首先分析了課題研究的意義、鎖相環(huán)的發(fā)展歷程研究現(xiàn)狀，然后描述了全數(shù)字鎖相環(huán)的各個(gè)組成部件，并且詳細(xì)分析了鎖相環(huán)鑒相器、變模可逆計(jì)數(shù)器、加減脈沖電路、除 H計(jì)數(shù)器和除 N計(jì)數(shù)器各個(gè)模塊的工作原理。 VHDL。其作用是使得電路上的時(shí)鐘和某一外部時(shí)鐘的相位同步。因此，對(duì)全數(shù)字鎖相環(huán)的研究和應(yīng)用得到了越來越多的關(guān)注。另一種 類型的全數(shù)字鎖相環(huán)是采用脈沖序列低通濾波計(jì)數(shù)電路作為環(huán)路濾波器，如隨機(jī)徘徊序列濾波器、先 N 后 M 序列濾波器等。 鎖相環(huán)是一種能使輸出信號(hào)在頻率和相位上與輸出信號(hào)同步的電路，也就是說在系統(tǒng)進(jìn)入了同步狀態(tài)后，系統(tǒng)的輸入信號(hào)與振蕩器的輸出信號(hào)一致，或者相差恒定為常數(shù)。 到了 60 年代 初以后，數(shù)字通信系統(tǒng)的發(fā)展也越來越快，數(shù)字鎖相環(huán)也隨之出現(xiàn)，并以其獨(dú)特的優(yōu)點(diǎn)逐漸取代模擬鎖相環(huán)。由于模擬鎖相環(huán)存在著溫度漂移和易受電壓變化影響的缺點(diǎn)，全數(shù)字鎖相環(huán)的應(yīng)用越來越廣泛。從最開始的用分離器件組成的鎖相環(huán)， 一種自動(dòng)變模全數(shù)字鎖相環(huán)的設(shè)計(jì) 到后來集成電路出現(xiàn)后誕生的集成鎖相環(huán)。 2020 又研發(fā)出了 LMX2351 芯片，當(dāng)時(shí)這款芯片是業(yè)界相位噪聲最低的鎖相環(huán)芯片。 卓聯(lián)半導(dǎo)體公司第一次推出了 ZL30461 鎖相環(huán)，應(yīng)用于網(wǎng)絡(luò)設(shè)備。美國有個(gè) MOSSI 計(jì)劃，設(shè)計(jì)了一些高性能的鎖相環(huán)系列的產(chǎn)品，如放大器（用于光傳輸）、時(shí)鐘恢復(fù)電路、數(shù)據(jù)判決器，這些產(chǎn)品不但擁有自主知識(shí)產(chǎn)權(quán)，而 且都是功耗很小，集成度相當(dāng)高，工藝也十分先進(jìn)。為了抑制開關(guān)噪聲，該鎖相環(huán)利用了“數(shù)字輔助技術(shù)”。國外的 PLL 技術(shù)已經(jīng)比較成熟了，相比之下，國內(nèi)的 PLL 技術(shù)幾乎被國外壟斷，國內(nèi)很少有企業(yè)掌握高新能 PLL 技術(shù)。 設(shè)計(jì)工具及設(shè)計(jì)語言 開發(fā)工具為 MAX＋ plus II，設(shè)計(jì)語言為 VHDL， MAX＋ plus II 開發(fā)工具是美國 Altera 公司自行設(shè)計(jì)的一種 CAE軟件工具，其全稱為 Multiple Array Matrix and Programmable Logic User System。 VHDL 主要用于描述數(shù)字 系統(tǒng)的結(jié)構(gòu)、行為、功能和接口。 這樣對(duì)于輸出的頻率沒有影響，也正是基于這種原理，可以把等概率出現(xiàn)的噪聲很容易的去掉。時(shí)鐘 2Nf0 經(jīng)除 H（ = M/2N）計(jì)數(shù)器得到。 對(duì)于異或門鑒相器 , 相差等于 π /2 時(shí) , δ k = 1 , 相差等 于 π /2 時(shí) ,δ k=1 。系統(tǒng)的相位傳遞函數(shù) H(s)表示為 : 其中 ： 10 系統(tǒng)的相差傳遞函數(shù)為 : 顯而易見 , 該 ADPLL 為一階系統(tǒng) , 時(shí)間常數(shù)為 : 為了獲得最小波紋 , 對(duì)于異或門 (XOR)鑒相器和邊沿控制鑒相器 (ECPD), K 模值分別取為 M/4 和 M/2 , 相應(yīng)的時(shí)間常數(shù)分別為 :τ (EXOR) = (N/ 8)T0 , τ (ECPD) =(N/2)T0 , 其中 T0 =1/ f 0 。 變?？赡嬗?jì)數(shù)器 （模數(shù) K可預(yù)置）