【正文】 if en =39。 end if。039。 with instruction select mo=000000111when001, 000001111when010, 000011111when011, 000111111when100, 001111111when101, 011111111when110, 111111111when111, 000000111when others。 r1,r2:out std_logic)。假設(shè)系統(tǒng)工作無(wú)相位差，由鎖相環(huán)原理知， u1 和 u2 的相位差 0 ，異或門鑒相器輸出是一個(gè)對(duì)稱的方波，因此可逆計(jì)數(shù)器在相同的時(shí)間間隔內(nèi)進(jìn)行加或減計(jì)數(shù)，只要 k 足夠大，那么從零開始的計(jì)數(shù)就不會(huì)溢出或不夠。 architecture art of jxq is begin ud =u1 xor u2。反之，若 Ud = 1 時(shí)，可逆計(jì)數(shù)器進(jìn)行減計(jì)數(shù)，導(dǎo)致借位脈沖產(chǎn)生，并將借位脈沖作用到加 /減脈沖控制器的“減”輸入端 R2，于是，該控制器便在二分頻過(guò)程中減去半個(gè)時(shí)鐘周期，即一個(gè)脈沖。 除 N 計(jì)數(shù)器 N分頻器是將脈沖加減器輸出的經(jīng)過(guò)調(diào)整以后的時(shí)鐘信號(hào)進(jìn)行分頻，以減小同步誤差。 當(dāng)環(huán)路鎖定時(shí)，這個(gè)控制信號(hào)為占空比是 50%的方波。 9 圖 3 全數(shù)字鎖相環(huán)的數(shù)學(xué)模型 鑒相器可以看做增益為 Kd的模塊，輸出占空比因子δ k 作為 K變模計(jì)數(shù)器的輸入 DN/ UP , 控制“ UPCOUNTER” 和 “ DOWNCOUNTER” 的動(dòng)作 。 相位誤差序列 相位校正序列 本地估算信號(hào) 輸入信號(hào) 鑒相器 數(shù)字環(huán)路濾波器 DCO 8 Mf0 fin fout CP1 Ud 進(jìn)位脈沖 借位脈沖 dec inc CP2 2Nf0 異或門鑒相器 加 /減脈沖控制器 除 H 計(jì)數(shù)器 除 N 計(jì)數(shù)器 可 逆 計(jì)數(shù)器 iout 圖 1 全數(shù)字鎖相環(huán)的基本結(jié)構(gòu)框圖 當(dāng)環(huán)路失鎖時(shí)，異或門鑒相器比較輸入信號(hào) (fin)和輸出信號(hào) (fout)之間的相位差異，并產(chǎn)生 K 變?？赡嬗?jì)數(shù)器的計(jì)數(shù)方向控制信號(hào) (dnup)； K 變模可逆計(jì)數(shù)器根據(jù)計(jì)數(shù)方向控制信號(hào) (dnup)調(diào)整計(jì)數(shù)值， dnup 為高進(jìn)行減計(jì)數(shù)，并當(dāng)計(jì)數(shù)值到達(dá) 0 時(shí)，輸出借位脈沖信號(hào) (borrow)；為低進(jìn)行加計(jì)數(shù)，并當(dāng)計(jì)數(shù)值達(dá)到預(yù)設(shè)的 K 模值時(shí)，輸出進(jìn)位脈沖信號(hào) (carry)；脈沖加減電路則根據(jù)進(jìn)位脈沖信號(hào) (carry)和借位脈沖信號(hào) (borrow)在電路輸出信號(hào) (idout)中進(jìn)行脈沖的增加和扣除操作，來(lái)調(diào)整輸出信號(hào)的頻率；重復(fù)上面的調(diào)整過(guò)程，當(dāng)環(huán)路進(jìn)入鎖定狀態(tài)時(shí)，異或門鑒相器的輸出 se 為一占空比 50%的方波，而 K 變?？赡嬗?jì)數(shù)器則周期性地產(chǎn)生進(jìn)位脈沖輸出 carry 和借位脈沖輸出 borrow，導(dǎo)致脈沖加減電路的輸 出 idout 周期性的加入和扣除半個(gè)脈沖。根據(jù) 位移檢測(cè)的特點(diǎn)，采用高密度可編程邏輯器件，可根據(jù)實(shí)際要求，充分利用器件資源，同時(shí)把一些相關(guān)的數(shù)字電路組合在一起，不僅提高了系統(tǒng)的集成度和可靠性，降低了功耗，降低了成本，而且使電路性能得到明顯改善 [2]。此外，聯(lián)發(fā)科技（ MTK）研發(fā)過(guò)一款全數(shù)字鎖相環(huán)，用來(lái)小數(shù)分頻。這款芯片采用的是當(dāng)時(shí)新出的 deltasigma 分?jǐn)?shù)環(huán)路，達(dá)到了 3G 基站 的要求，而且相位噪聲和寄生信號(hào)比較少，適合分離不同的信道，其效果遠(yuǎn)遠(yuǎn)優(yōu)于之前的 N 整數(shù)結(jié)構(gòu)。 近些年來(lái)，隨著電子設(shè)計(jì)自動(dòng)化（ EDA）的迅猛發(fā)展，我們就可以很方便的使用VHDL 語(yǔ)言來(lái)設(shè)計(jì)和模擬全數(shù)字鎖相環(huán) 研究和發(fā)展 國(guó)外關(guān)于鎖相環(huán)的技術(shù)是很先進(jìn)的。在 20 世紀(jì)五十年代末由于太空空間技術(shù)的不斷發(fā)展 ,鎖相環(huán)開始應(yīng)用于遙控和跟蹤宇宙中的大小飛行目標(biāo)。這種結(jié)構(gòu)的鎖相環(huán)，當(dāng)環(huán)路帶寬很窄時(shí)，環(huán)路濾波器的實(shí)現(xiàn)將需要很大的電路量，這給專用集成電路的應(yīng)用和片上系統(tǒng) SOC（ system on chip）的設(shè)計(jì)帶來(lái)一定困難。鎖相環(huán)路是一種反饋電路，鎖相環(huán)的英文全稱是 PhaseLocked Loop，簡(jiǎn)稱 PLL。 1 本科畢業(yè)論文（設(shè)計(jì)、創(chuàng)作） 題 目： 全數(shù)字鎖相環(huán)的研究與設(shè)計(jì) 2 全數(shù)字鎖相環(huán)的研究與設(shè)計(jì) 摘 要 本文主要描述了一種設(shè)計(jì)一階全數(shù)字鎖相環(huán)的方法，首先分析了課題研究的意義、鎖相環(huán)的發(fā)展歷程研究現(xiàn)狀，然后描述了全數(shù)字鎖相環(huán)的各個(gè)組成部件，并且詳細(xì)分析了鎖相環(huán)鑒相器、變?？赡嬗?jì)數(shù)器、加減脈沖電路、除 H計(jì)數(shù)器和除 N計(jì)數(shù)器各個(gè)模塊的工作原理。其作用是使得電路上的時(shí)鐘和某一外部時(shí)鐘的相位同步。另一種 類型的全數(shù)字鎖相環(huán)是采用脈沖序列低通濾波計(jì)數(shù)電路作為環(huán)路濾波器，如隨機(jī)徘徊序列濾波器、先 N 后 M 序列濾波器等。 到了 60 年代 初以后，數(shù)字通信系統(tǒng)的發(fā)展也越來(lái)越快，數(shù)字鎖相環(huán)也隨之出現(xiàn)，并以其獨(dú)特的優(yōu)點(diǎn)逐漸取代模擬鎖相環(huán)。從最開始的用分離器件組成的鎖相環(huán)， 一種自動(dòng)變模全數(shù)字鎖相環(huán)的設(shè)計(jì) 到后來(lái)集成電路出現(xiàn)后誕生的集成鎖相環(huán)。 卓聯(lián)半導(dǎo)體公司第一次推出了 ZL30461 鎖相環(huán)，應(yīng)用于網(wǎng)絡(luò)設(shè)備。為了抑制開關(guān)噪聲，該鎖相環(huán)利用了“數(shù)字輔助技術(shù)”。 設(shè)計(jì)工具及設(shè)計(jì)語(yǔ)言 開發(fā)工具為 MAX＋ plus II，設(shè)計(jì)語(yǔ)言為 VHDL， MAX＋ plus II 開發(fā)工具是美國(guó) Altera 公司自行設(shè)計(jì)的一種 CAE軟件工具，其全稱為 Multiple Array Matrix and Programmable Logic User System。 這樣對(duì)于輸出的頻率沒(méi)有影響，也正是基于這種原理，可以把等概率出現(xiàn)的噪聲很容易的去掉。 對(duì)于異或門鑒相器 , 相差等于 π /2 時(shí) , δ k = 1 , 相差等 于 π /2 時(shí) ,δ k=1 。 變?？赡嬗?jì)數(shù)器 （模數(shù) K可預(yù)置） K變模可逆計(jì)數(shù)器消除了鑒相器輸出的誤差信號(hào)中的高頻部分，使得整個(gè)環(huán)路更加的穩(wěn)定。 N 值越大得到的 同步誤差越小。這個(gè)過(guò)程是連續(xù)發(fā)生的。 12 end architecture art 。 若 u1始落 u2，異或門輸出不對(duì)稱 ,那么計(jì)數(shù)器加計(jì)數(shù)時(shí)間比減計(jì)數(shù)時(shí)間長(zhǎng)，其結(jié)果計(jì)數(shù)器隨著時(shí)間的增長(zhǎng)將溢出，產(chǎn)生一個(gè)進(jìn)位脈沖。 end entity bmkn。 process (clk,en,ud,k,cq) is begin if clk39。then if cq k then cq = cq + 1。 end if。139。 cao2 = 39。039。 r1 = cao1。 use ieee .std_logic_1164 .all。 q, qn :out std_logic)。 ffd2 :dff2 port map(dec, idclk , reset, q2 , q2n)。 ffd8 :dff2 port map(d8 , idclk, reset , q8, q8n)。 圖 14 鎖相環(huán)仿真波形（ K=8）