【正文】 rdware Description Language）等多種設(shè)計輸入的形式，內(nèi)嵌自有的綜合器和仿真器，也可以完成從設(shè)計輸入到硬件配置的完整PLD設(shè)計流程。具有界面統(tǒng)一，功能集中，易學(xué)易用和運行速度快等特點。 本課題采用的設(shè)計方法現(xiàn)代數(shù)字系統(tǒng)一般采用自頂向下的設(shè)計方法。這樣，系統(tǒng)的高層次的抽象功能模塊就變成了獨立的易于實現(xiàn)的低層次功能模塊。3 鎖相環(huán)的結(jié)構(gòu)與原理 模擬鎖相環(huán)的基本結(jié)構(gòu)及其工作原理鎖相環(huán)的英文全稱是PhaseLocked Loop,簡稱PLL。VCOLFPD輸入信號fin Ud Uc 輸出信號fout 鎖相環(huán)結(jié)構(gòu)框圖鎖相環(huán)中的鑒相器又稱為相位比較器，它的作用是檢測輸入信號和輸出信號的相位差，并將檢測出的相位差信號轉(zhuǎn)換成Ud（t）電壓信號輸出，該信號經(jīng)低通濾波器濾波后形成壓控振蕩器的控制電壓Uc（t），對振蕩器輸出信號的頻率實施控制。該相位變化在鑒相器中與參考晶體的穩(wěn)定相位相比較，使鑒相器輸出一個與相位誤差信號成比例的誤差電壓Ud，經(jīng)過低通濾波器，取出其中緩慢變動數(shù)值，將壓控振蕩器的輸出頻率拉回到穩(wěn)定的值上來，從而實現(xiàn)了相位負(fù)反饋控制。因鎖相環(huán)可以實現(xiàn)輸出信號頻率對輸入信號頻率的自動跟蹤，最終使得使得輸入和輸出信號相位同步，所以鎖相環(huán)通常用于閉環(huán)跟蹤電路。鎖相環(huán)在數(shù)據(jù)采集系統(tǒng)中應(yīng)用尤為廣泛。而通過鎖相環(huán)可以使所有各自的本地20兆赫茲和80兆赫茲時基的相位都同步，從而使采樣時鐘也同步，所以都能嚴(yán)格地在同一時刻進(jìn)行數(shù)據(jù)采集。當(dāng)沒有輸入信號時，環(huán)路濾波器沒有輸出信號。當(dāng)信號輸入頻率為fr時，Ur 和Uv在鑒相器中同時進(jìn)行鑒相。鎖相環(huán)路一旦被鎖定后，壓控振蕩器的輸出信號fv與環(huán)路的輸入信號fr之間就僅僅存在一個固定的相位差，這時我們就稱該環(huán)路已被鎖定。鎖相環(huán)路之所以它在電子技術(shù)的各個領(lǐng)域中都有著廣泛的應(yīng)用，是因為其在鎖定后，不僅能使輸出信號頻率與輸入信號頻率嚴(yán)格同步，而且還具有頻率的跟蹤特性。如頻率的合成、調(diào)制解調(diào)、FM 立體聲解碼、圖象處理和彩色副載波同步等。因為數(shù)字鎖相環(huán)不僅解決了模擬鎖相環(huán)的缺點，吸收了數(shù)字電路的優(yōu)點，同時還可以實時處理離散樣值的能力，所以數(shù)字鎖相環(huán)成為鎖相技術(shù)發(fā)展的方向是必然的。數(shù)字鎖相環(huán)雖然具有低成本、電路簡單有效和有較高的穩(wěn)定性的優(yōu)點，但也具有一些缺點。二是其輸出頻率會產(chǎn)生抖動，且頻差越大，抖動就會越大，不利于在一些要求較高設(shè)備中的應(yīng)用。全數(shù)字鎖相環(huán)DPLL主要由四部分組成，分別是頻率切換電路、數(shù)字鑒相器、可逆計數(shù)器和N分頻器。同時，系統(tǒng)可編程芯片的采用，大大提高了系統(tǒng)的集成度和可靠性。其中KCounter和IDCounter時鐘分別為環(huán)路中心頻率fc的M倍和2N倍（M和N都是2的整數(shù)冪）。 一階DPLL的基本結(jié)構(gòu)當(dāng)環(huán)路未鎖定時，XOR鑒相器通過比較輸入信號fin和輸出信號fout之間的相位差，產(chǎn)生K變模可逆計數(shù)器的計數(shù)方向控制信號dnup；K變?？赡嬗嫈?shù)器根據(jù)計數(shù)方向控制信號dnup調(diào)整計數(shù)值，dnup為高時進(jìn)行減計數(shù)，并當(dāng)計數(shù)值到達(dá)0時，輸出借位脈沖信號borrow；為低時進(jìn)行加計數(shù)，并當(dāng)計數(shù)值達(dá)到預(yù)設(shè)的K模值時，輸出進(jìn)位脈沖信號carry；脈沖加減電路則根據(jù)進(jìn)位脈沖信號carry和借位脈沖信號borrow在電路輸出信號idout中進(jìn)行脈沖的增加和扣除操作，來調(diào)整輸出信號的頻率；重復(fù)上面的調(diào)整過程，當(dāng)環(huán)路進(jìn)入鎖定狀態(tài)時，異或門鑒相器的輸出se為一占空比50%的方波，而K變?？赡嬗嫈?shù)器則周期性地產(chǎn)生進(jìn)位脈沖輸出carry和借位脈沖輸出borrow，導(dǎo)致脈沖加減電路的輸出idout周期性的加入和扣除半個脈沖。環(huán)路濾波器的性能優(yōu)劣會直接影響到跟蹤環(huán)路的性能。環(huán)路濾波器的輸出要直接控制頻率合成器產(chǎn)生相應(yīng)頻率，使本地偽碼能夠準(zhǔn)確跟蹤發(fā)端信息。適當(dāng)選擇濾波器的參數(shù)，可以改善環(huán)路的性能。4 基于數(shù)字鎖相環(huán)的同步倍頻器設(shè)計 數(shù)字鑒相器的設(shè)計鑒相器的英文全稱是phase detector，簡稱PD。常用的鑒相器有兩種類型：異或門XOR鑒相器和邊沿控制鑒相器ECPD。異或門鑒相器比較輸入信號fin相位和輸出信號fout相位之間的相位差Фse=ФfinФfout，并輸出誤差信號se作為K變?？赡嬗嫈?shù)器的計數(shù)方向信號。因此異或門鑒相器相位差極限為177。：異或門鑒相器 fin fout se 異或門鑒相器框圖XOR鑒相器模塊端口設(shè)計說明如下：module xormy(a,b,y)。input a,b。 //輸出信號其中 fin為對應(yīng)XOR的輸入端a，fout為對應(yīng)XOR輸出端b，se為對應(yīng)XOR的輸出端y。90176。本次設(shè)計可用一個K變?？赡嬗嫈?shù)器來保證環(huán)路運行性能的穩(wěn)定性。當(dāng)se為低電平時，計數(shù)器進(jìn)行減運算，如果結(jié)果為零，則輸出一個借位脈沖信號borrow給脈沖加減電路；當(dāng)se為高電平時，計數(shù)器進(jìn)行加運算，如果相加的結(jié)果達(dá)到預(yù)設(shè)的模值，則輸出一個進(jìn)位脈沖信號carry給脈沖加減電路。計數(shù)器根據(jù)輸出結(jié)果生成控制增減脈沖動作的控制指令。 當(dāng)可逆計數(shù)器為0 時,表示本地信號滯后,環(huán)路濾波器輸出增脈沖信號,可逆計數(shù)器復(fù)位為kmode。在DPLL 的基本結(jié)構(gòu)中,K變?？赡嬗嫈?shù)器始終起作用。kmode 的大小決定了DPLL的跟蹤步,kmode 越大,跟蹤步長越小,鎖定時的相位誤差越小, 但捕獲時間越長kmode越小,跟蹤步長越大,鎖定時的相位誤差越大, 但捕獲時間越短。計數(shù)器模值K的取值可根據(jù)輸入信號的相位抖動而定，加大模值K，有利于提高DPLL 的抗噪能力，但是會導(dǎo)致較大的捕捉時間和較窄的捕捉帶寬。本設(shè)計中選擇Kmode=4。K變模可逆計數(shù)器模塊端口設(shè)計如下：module KCounter(Kclock,reset,dnup,enable,Kmode,carry,borrow)。 //系統(tǒng)時鐘信號input reset。 //鑒相器輸出的加減控制信號input enable。 //計數(shù)器模值設(shè)置信號output carry。 //借位脈沖輸出信號wire borrow ，carry。 //可逆計數(shù)器reg [8:0]Ktop。故在設(shè)計時應(yīng)該合理的設(shè)定K值。當(dāng)沒有進(jìn)位脈沖信號和借位脈沖信號時，脈沖加減信號就是對時鐘進(jìn)行二分頻輸出，當(dāng)有進(jìn)位脈沖信號時，脈沖加減模塊會增加一個脈沖，相當(dāng)于減少了脈沖周期，而增加了輸出頻率；同理，當(dāng)有借位脈沖信號時，脈沖加減模塊會減少了一個脈沖，相當(dāng)于增加了脈沖周期，而減少輸出了頻率；這樣通過脈沖增減模塊的對輸入信號頻率和相位的跟蹤和調(diào)整，最終使輸出信號鎖定在輸入信號的頻率和信號上，： 脈沖加減電路工作原理波形脈沖增減模塊模塊端口設(shè)計如下：module IDCounter (IDclock,reset,inc,dec,IDout)。//輸入時鐘、復(fù)位、進(jìn)位脈沖、借位脈沖信號output IDout。： ：01us時沒有進(jìn)借位脈沖信號，振蕩器二分頻輸出；2us時有借位脈沖信號，振蕩器在4us時扣除一個脈沖；5us時有進(jìn)位脈沖信號，振蕩器在7us時增加一個脈沖。本模塊設(shè)計的原理就是用高頻時鐘對輸入信號的周期進(jìn)行測量，可以得到量化后的N值，N值的大小是由高頻時鐘的長度決定的，且高頻時鐘的長度越長，N的值就會越大。//利用clk對fin脈沖的測量并給出N值 input clk , fin, reset。// counter_N 是輸出信號，其值大小是輸入信號fin周期長度的一半： N=4分頻參數(shù)控制模塊的仿真圖（fclk=8*fin） N=5分頻參數(shù)控制模塊的仿真圖（fclk=10*fin） N分頻器的設(shè)計本次設(shè)計是用一個簡單的除N計數(shù)器來構(gòu)成N分頻器的。同時，因為fout=clk/2N=fc，因此通過改變分頻值N可以得到不同的環(huán)路中心頻率fc。同時，因為fc=idclock/2N，因此通過改變分頻值N可以得到不同的環(huán)路中心頻率fc。 //N分頻模塊input clkin,reset。 //分頻倍數(shù)N值output clkout。：可編程N分頻器計數(shù)器輸入信號fin 輸出信號fout K分頻器 時鐘fc 設(shè)置一標(biāo)準(zhǔn)的時鐘信號，時鐘頻率fc。數(shù)字倍頻器中計數(shù)器的實質(zhì)是利用脈沖對輸入信號的周期進(jìn)行填脈沖計數(shù)，實現(xiàn)周期測量。：：倍頻器模塊端口設(shè)計如下：module BP (fin,fout,fc,reset,K)。 //clk時鐘100ns(10MHZ）input reset。 //K是倍頻系數(shù)output fout。全數(shù)字鎖相環(huán)頂層模塊端口設(shè)計如下：module pll_top (fin,fout,se,clk,reset,enable,Kmode,pulse,n)。 //clk時鐘100ns(10MHZ）input reset,enable。 //濾波計數(shù)器的計數(shù)模值設(shè)定output fout。 //pulse是倍頻輸出input [14:0]n。 //鎖相信號頂層文件程序生成的連接圖詳見附錄二5 基于數(shù)字鎖相環(huán)的同步倍頻器仿真分析本次仿真選定的時鐘頻率是fclk=10MHZ，模數(shù)K=2，se為是否鎖相信號，2n為倍頻數(shù)。： 4倍頻同步倍頻器仿真圖（fin=） 8倍頻同步倍頻器仿真圖（fin=）當(dāng)輸入頻率fin=，倍頻系數(shù)為4（n=2）時，根據(jù)se波形可以看到鎖相環(huán)很快入鎖，fout頻率也能夠跟隨fin輸入的變化，并且能夠?qū)崿F(xiàn)倍頻的輸出。： 4倍頻同步倍頻器仿真圖