基于fpga的高階全數(shù)字鎖相環(huán)的設計與實現(xiàn)畢業(yè)論文-在線瀏覽
2025-08-09 01:04本頁面
【正文】 鎖相系統(tǒng)的設計實現(xiàn)與仿真 依據(jù)圖1 鎖相環(huán)系統(tǒng)的結構，利用Xilinx 公司的ISE 設計軟件，采用自頂向下的模塊化設計方法，用VHDL 對全數(shù)字鎖相環(huán)的各個部件分別進行編程設計，然后對該系統(tǒng)做綜合設計和仿真?！ ”炬i相系統(tǒng)的設計參數(shù)如下：鑒相器中D 觸發(fā)器的位長為16；DLF 內二個積分環(huán)節(jié)中累加器的位長均為16；DCO 中累加器的位長為24，累加器的時鐘頻率fclk 為8MHz，比例積分控制碼組的字長G=14，自由振蕩頻率 f0 控制碼組的字長C=10。表2 列出了幾種典型參數(shù)所對應的鎖相系統(tǒng)穩(wěn)定性分析結果。 根據(jù)本系統(tǒng)在Z 域的傳遞函數(shù)和表2 中的設計參數(shù)K1 、K2 、K3 ，應用MATLAB 軟件進行分析，得到三階全數(shù)字鎖相環(huán)在單位階躍信號作用下的系統(tǒng)仿真曲線如圖3 所示。 從圖3 中系統(tǒng)仿真曲線可以看出，仿真實驗與理論分析的結果是一致的。顯然，在保持系統(tǒng)穩(wěn)定的條件下，圖3(d)設計參數(shù)所對應的系統(tǒng)鎖相速度較快。從圖4 中可以看到，系統(tǒng)對于上述信號的穩(wěn)態(tài)跟蹤誤差均為零。綜合考慮鎖相系統(tǒng)的穩(wěn)定性、穩(wěn)態(tài)相差和鎖相速度等性能指標， 最終選擇設計參數(shù)K1 = 23 ， K2 = 26， K3 = 211。 圖5 給出了采用EDA 技術設計的三階全數(shù)字鎖相環(huán)的系統(tǒng)仿真波形，圖中clkin 為系統(tǒng)時鐘信號，clr 為系統(tǒng)復位信號， ui 為輸入信號， uo 為輸出信號， uo1 為二倍頻輸出信號， uo2 為四倍頻輸出信號?！ D6 給出了用FPGA 實現(xiàn)的三階全數(shù)字鎖相環(huán)的硬件電路測試波形。4 結論 本文提出了一種基于PI 控制算法的三階全數(shù)字鎖相環(huán)，采用EDA 技術進行系統(tǒng)設計，并用可編程邏輯器件予以實現(xiàn)。在鎖相速度和穩(wěn)定性方面優(yōu)于已有的采用脈沖序列低通濾波計數(shù)方法實現(xiàn)的數(shù)字鎖相系統(tǒng)。硬件測試結果證實，應用EDA 技術設計的高階全數(shù)字鎖相環(huán)能夠實現(xiàn)其鎖相功能。寬頻帶數(shù)字鎖相環(huán)的設計及基于FPGA的實現(xiàn)[日期：200732]來源：電子產(chǎn)品世界本文簡要介紹了在FPGA中實現(xiàn)全數(shù)字鎖相環(huán)(DPLL)的原理與方法，以解決在同步串行數(shù)據(jù)通信時的同步時鐘不穩(wěn)定時的快速恢復問題； 并重點介紹了采用可控模數(shù)分頻器實現(xiàn)的數(shù)字鎖相環(huán)中寬頻帶捕獲的方法與實現(xiàn)過程。DPLL；FPGA；數(shù)字環(huán)路濾波器；時鐘恢復；寬頻帶引言與傳統(tǒng)的模擬電路實現(xiàn)的PLL相比，DPLL具有精度高、不受溫度和電壓影響、環(huán)路帶寬和中心頻率編程可調、易于構建高階鎖相環(huán)等優(yōu)點。在基于FPGA的通信電路中，可以把全數(shù)字鎖相環(huán)路作為一個功能模塊嵌入FPGA中，構成片內鎖相環(huán)。利用數(shù)字鎖相環(huán)可以從串行位流數(shù)據(jù)中恢復出接收位同步時鐘。本文介紹基于FPGA數(shù)字鎖相環(huán)恢復串行數(shù)據(jù)位同步時鐘的設計與實現(xiàn)及提高數(shù)字鎖相環(huán)性能的措施。 全數(shù)字鎖相環(huán)路(DPLL)的基本結構如圖1所示。脈沖加減電路的時鐘分別為2Nfc,fc為環(huán)路中心頻率。它根據(jù)輸入信號fin與本地恢復時鐘fout之間的相位誤差(超前還是滯后)信號送入數(shù)字環(huán)路濾波器DLF 中對相位誤差信號進行平滑濾波，并生成控制DCO 動作的控制信號DCS，DCO 根據(jù)控制信號給出的指令，調節(jié)內部高速振蕩器的震蕩頻率，通過連續(xù)不斷的反饋調節(jié)，使其輸出時鐘fout的相位跟蹤輸入數(shù)據(jù)fin的相位。 常用的鑒相器有兩種，異或門(XOR)鑒相器和邊沿控制鑒相器(ECPD)。本文采用改進型異或門鑒相器，它輸出一個表示本地恢復時鐘超前或滯后于輸入信號的相位誤差。圖2 改進型異或門鑒相器的原理圖及工作波形圖數(shù)字環(huán)路濾波器的設計K變?？赡嬗嫈?shù)器根據(jù)相差信號PE來進行加減運算。當Fout同步于Fin或只有隨機干擾脈沖時，計數(shù)器加減的數(shù)目基本相等，計數(shù)結果在初始值處上下徘徊，不會產(chǎn)生進位和借位脈沖，濾除因隨機噪聲引起的相位抖動。計數(shù)器模值K的取值可根據(jù)輸入信號的相位抖動而定，加大模值K，有利于提高DPLL 的抗噪能力，但是會導致較大的捕捉時間和較窄的捕捉帶寬。本設計中選擇K=4。數(shù)控振蕩器的設計 在本數(shù)字鎖相環(huán)設計中使用數(shù)控振蕩器是可變模式分頻器。該值的大小會隨著每個Fin周期內(Fin=1時)鑒相輸出PE進行調整。如果數(shù)字環(huán)路濾波器既沒有控制脈沖信號DP輸出，那么，分頻模值N將保持不變，經(jīng)除N分頻后的輸出本地恢復信號相位和輸入信號相位處于同步狀態(tài)。 本地高速時鐘信號CLK由片外高速振蕩器提供。為提高相位跟蹤的精度以降低數(shù)據(jù)接收的誤碼率，時鐘信號CLK的
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