【正文】 Hz帶寬的信道中實現(xiàn)了16QAM的調(diào)制和解調(diào)，但它依托于系統(tǒng)，沒有形成獨立的產(chǎn)品，而且出于商業(yè)利益的考慮，摩托羅拉公司并未公開其技術(shù)細(xì)節(jié)。在未來的通信中QAM將扮演很重要的角色，未來的通信趨勢肯定是更高的速率更多更穩(wěn)定的服務(wù)，如正在崛起的WiMAX技術(shù)就采用的是QAM調(diào)制技術(shù)。 本文主要內(nèi)容和結(jié)構(gòu)本文主要采用FPGA實現(xiàn)的全數(shù)字的16QAM調(diào)制，包括基帶成形部分，dds部分，載波產(chǎn)生部分，調(diào)制部分等。本文主要結(jié)構(gòu)安排如下：第1章 簡要介紹了QAM的研究背景和意義，然后對其發(fā)展歷程和現(xiàn)在及未來的應(yīng)用形式做了簡單總結(jié)。第3章 介紹FPGA的應(yīng)用已經(jīng)開發(fā)優(yōu)勢，對其性能和開發(fā)環(huán)境簡要介紹，同時說明本文所選用的FPGA芯片。第6章 調(diào)試及仿真結(jié)果。而QAM則是眾多調(diào)制中利用率很高的一種。已調(diào)信號的一般表達(dá)如下：其中Am=dmA，Bm=emA，式中A是固定的振幅大小，(dm，em)由輸入數(shù)據(jù)確定。 ，數(shù)據(jù)信號輸入調(diào)制器之后先分成兩路進(jìn)行電平轉(zhuǎn)換，由二進(jìn)制電平轉(zhuǎn)換為四進(jìn)制電平，然后在分別與兩個正交載波相乘，最后經(jīng)過加法器將兩路信號合成一路信號即為QAM已調(diào)信號。16QAM星座圖通常有自然碼邏輯和Gray碼邏輯2種比特模式。本文在設(shè)計16QAM的時候。 任意一對信號向量之間的歐式距離是：在特殊情況下，即信號幅度取一組離散值，信號星座圖是矩形的。： 圖 雖然qam的星座圖不是最優(yōu)星座結(jié)構(gòu)，但是在最小歐式距離給定的情況下產(chǎn)生具有矩形星座的qam信號是最容易實現(xiàn)的，且其誤符號率只比最優(yōu)qam稍小，因而得到廣泛使用。在Rb一定時，M值越大其主瓣寬度就越大，頻帶利用率就越高。 FPGA芯片介紹 FPGA簡介 FPGA即現(xiàn)場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是當(dāng)今數(shù)字系統(tǒng)設(shè)計的主要硬件平臺，其主要特點就是完全由用戶通過軟件進(jìn)行配置和編程，從而完成某種特定的功能，且可以反復(fù)擦寫。 根據(jù)數(shù)字電路的基本知識可以知道，對于一個n 輸入的邏輯運算，不管是與或非運算還是異或運算等等，最多只可能存在2n 種結(jié)果。FPGA 的原理也是如此，它通過燒寫文件去配置查找表的內(nèi)容，從而在相同的電路情況下實現(xiàn)了不同的邏輯功能。目前FPGA 中多使用4 輸入的LUT，所以每一個LUT 可以看成一個有4 位地址線的 的RAM。 altera cyclone II ep2c8q208c8 根據(jù)客觀情況及應(yīng)用需要，本次設(shè)計的芯片選用了altera cyclone II ep2c8q208c8。這點在現(xiàn)代通信中十分重要。隨著近幾年FPGA器件技術(shù)的不斷進(jìn)步，F(xiàn)PGA集成度不斷提高，成本不斷降低，在高端數(shù)字信號處理中的優(yōu)勢愈加明顯。它采用可重構(gòu)的CMOS SRAM工藝，主要由嵌入式陣列塊（EAB）、邏輯陣列塊（LAB）、快速通道（FastTrack）互連和I/O單元（IOE）四部分組成。每個LAB包含八個LE和一些局部互連，每個LE含有一個四輸入查找表（LUT）、一個可編程觸發(fā)器、進(jìn)位鏈和級聯(lián)鏈。嵌入式陣列和邏輯陣列結(jié)合而成的嵌入式門陣列的高性能和高密度特性，使得設(shè)計人員可在單個器件中實現(xiàn)一個完整的系統(tǒng)。QuartusII提供一個集成的、簡單易用的開發(fā)環(huán)境，支持所有的Altera系列的FPGA器件 Altera新推出CycloneII系列可編程邏輯器件，其主要特點如下：,。CycloneII系列FPGA具有如下的性能特征：（1）4608到68416個邏輯單元（2）（3）通過低成本的連續(xù)的配置設(shè)備支持遠(yuǎn)程更新配置（4）支持LVTTL、LVCMOS、SSTL2和SSTL3輸入/輸出標(biāo)準(zhǔn)（5）支持66MHz，32位PCI標(biāo)準(zhǔn)（6）支持低速（311Mbps）LVDS輸入/輸出（7）每片芯片擁有多達(dá)2個的鎖相環(huán)，這些鎖相環(huán)具有乘法和移相性能（8）多達(dá)8個全局時鐘，每塊芯片多達(dá)6個時鐘資源（9）支持高速外部存儲器，包括DDR SDRAM（133MHz），F(xiàn)CRAM，單一信息率的SDRAM（10） 支持多種多樣的IP，這些IP來自Altera MegaCore和AMPP本次所采用的altera cyclone II ep2c8q208c8參數(shù)如下： 圖 quartus II 開發(fā)環(huán)境介紹 quartus II 軟件介紹 Quartus II 是altera公司推出的針對altera的FPGA的開發(fā)環(huán)境，此軟件界面友好易懂，支持多種語言的描述，設(shè)計者可以在此環(huán)境中完成相關(guān)設(shè)計的全部流程知道最后下載芯片驗證，主要特點如下: (1）支持原理圖式圖形輸入、文本設(shè)計、內(nèi)存編輯、模塊化設(shè)計 （2）支持EDIT、HDL和VQM等第三方設(shè)計工具 （3）強大的邏輯綜合，功能和時序仿真 使用QuartusII開發(fā)工具進(jìn)行設(shè)計，設(shè)計者無需精通器件內(nèi)部的復(fù)雜結(jié)構(gòu)，只需要自己熟悉設(shè)計的輸入工具，如HDL語言、原理圖或者波形進(jìn)行設(shè)計輸入QuartusII將會自動地把這些設(shè)計輸入轉(zhuǎn)化為目標(biāo)結(jié)構(gòu)所要求的格式，由于有關(guān)結(jié)構(gòu)的詳細(xì)知識已經(jīng)裝入開發(fā)工具，設(shè)計者不需要手工優(yōu)化自己的設(shè)計，因此能大大提高設(shè)計效率。這種方法是基于元件的，設(shè)計者往往很不自由。 現(xiàn)在，普遍采用自上而下（topdown）的設(shè)計方法，就是從系統(tǒng)總體要求出發(fā)，自上而下的逐步將設(shè)計內(nèi)容細(xì)化，最后完成系統(tǒng)硬件的整體設(shè)計。 FPGA設(shè)計自上而下可以分為三個層次：第一層次：行為描述。第二層次：RTL方式描述，又稱寄存器傳輸描述。第三層次：邏輯綜合。 FPGA的開發(fā)流程為：（1）設(shè)計輸入。（2）綜合。（3）適配。（4）仿真。（5）編程。第四章 設(shè)計思路及基帶成形 整體設(shè)計思路 從需求出發(fā)然后分配到各個模塊具體實施，載波的產(chǎn)生采用dds直接合成，利用FPGA內(nèi)部的rom存儲器，將數(shù)據(jù)存放到rom中再通過調(diào)用產(chǎn)生兩路正交的載波信號。 基帶成形數(shù)據(jù)信號輸入之后首先要進(jìn)行進(jìn)制的轉(zhuǎn)換，我們最終是16QAM的信號，所以應(yīng)該是由二進(jìn)制轉(zhuǎn)換為四進(jìn)制。直接對數(shù)據(jù)進(jìn)行進(jìn)制的轉(zhuǎn)換以形成基帶。一塊DDS一般包括頻率控制寄存器，高速相位累加器和正弦計算器三個部分，頻率控制寄存器可以串行或并行的方式裝載并寄存用戶輸入的頻率控制碼；而相位累加器根據(jù)dds頻率控制碼在每個時鐘周期內(nèi)進(jìn)行相位累加，得到一個相位值；正弦計算器則對該相位值計算數(shù)字化正弦波幅度（芯片一般通過查表得到）。DDS有如下優(yōu)點　　頻率分辨率高，輸出頻點多，可達(dá)2的N次方個頻點(N為相位累加器位數(shù))； 　　 頻率切換速度快，可達(dá)us量級； 　　 頻率切換時相位連續(xù)； 　　 可以輸出寬帶正交信號； 　　 輸出相位噪聲低，對參考頻率源的相位噪聲有改善作用； 　　 可以產(chǎn)生任意波形； 　　 全數(shù)字化實現(xiàn)，便于集成，體積小，重量輕。但信號源具有許多不同的類型，不同類型的信號源在功能和特性上各不相同，分別適用于許多不同的應(yīng)用。信號源中采用DDS技術(shù)在當(dāng)前的測試測量行業(yè)已經(jīng)逐漸稱為一種主流的做法。相位累加器跟蹤輸出函數(shù)的電流相位。例如，一個很慢的正弦波可能將有1度的Δ相位。經(jīng)過360次采樣后，將輸出正弦曲線的全部360度，或者確切地說是一個周期。于是，36次采樣就會輸出正弦波的一個周期。 　　進(jìn)一步說，一個恒定的Δ相位必將導(dǎo)致一個恒定正弦波頻率的輸出。函數(shù)發(fā)生器能夠指定一個頻率表，該表包括由波形頻率和持續(xù)時間信息組成的各個段。通過生成一個頻率表，可以構(gòu)建復(fù)雜的頻率掃描信號和頻率跳變信號。 　　矢量信號發(fā)生器提供高靈活度和強大的解決方案，可用于科學(xué)研究，通信，消費電子，宇航/國防，半導(dǎo)體測試以及一些新興領(lǐng)域，如軟件無線電，無線電頻率識別( RFID)，以及無線傳感網(wǎng)絡(luò)等。模擬輸出板的基本架構(gòu)是，將一個小型的FIFO存儲器連接到一個DAC上。 載波的產(chǎn)生 根據(jù)FPGA實際情況和DDS原理，我們決定不用額外的芯片來產(chǎn)生載波，而直接利用FPGA本身的資源來實現(xiàn)，從FPGA芯片資料上可以看到，芯片內(nèi)部有165888bit的ram存儲器，如果我們利用這些存儲器將dds的數(shù)據(jù)存到芯片中，在設(shè)置好地址，那將可以實現(xiàn)專門dds芯片的功能，同時還