基于fpga的高階全數(shù)字鎖相環(huán)的設(shè)計與實現(xiàn)畢業(yè)論文-在線瀏覽
2025-01-13 03:44本頁面
【正文】 本鎖相系統(tǒng)對于相位階躍、頻率階躍和頻率斜升輸入信號的穩(wěn)態(tài)跟蹤誤差為零。最后，采用 Xilinx 公司的 sparnⅡ 系列的 FPGA 器件實現(xiàn)了鎖相系統(tǒng)的硬件功能。 選擇不同的比例系數(shù) Ka 和積分系數(shù) Kb 、 Kc ，可以改變 K1 、 K2 、 K3 的參數(shù)值，進(jìn)而可根據(jù)本鎖相系統(tǒng)的穩(wěn)定條件式（ 5），判斷系統(tǒng)是否穩(wěn)定。 表 2 中設(shè) 根據(jù)本系統(tǒng)在 Z 域的傳遞函數(shù)和表 2 中的設(shè)計參數(shù) K1 、 K2 、 K3 ，應(yīng)用 MATLAB 軟件進(jìn)行分析，得到三階全數(shù)字鎖相環(huán)在單位階躍信號作用下的系統(tǒng)仿真曲線如圖 3 所示。調(diào)節(jié)比例和積分系數(shù)不僅能夠控制鎖相系統(tǒng)的穩(wěn)定性，還可以控制系統(tǒng)的鎖相速度。 根據(jù)本系統(tǒng)在 Z 域的誤差傳遞函數(shù)和實際設(shè)計參數(shù)，可以分別得到系統(tǒng)在相位階躍、頻率階躍和頻率斜升信號作用下的響應(yīng)曲線如圖 4 所示。這與理論分析所得出的結(jié)論也是一致的。 圖 5 給出了采用 EDA 技術(shù)設(shè)計的三階全數(shù)字鎖相環(huán)的系統(tǒng)仿真波形，圖中 clkin 為系統(tǒng)時鐘信 號， clr 為系統(tǒng)復(fù)位信號， ui 為輸入信號， uo 為輸出信號， uo1 為二倍頻輸出信號， uo2 為四倍頻輸出信號。 圖 6 給出了用 FPGA 實現(xiàn)的三階全數(shù)字鎖相環(huán)的硬件電路測試波形。 4 結(jié)論 本文提出了一種基于 PI 控制算法的三階全數(shù)字鎖相環(huán)，采用 EDA 技術(shù)進(jìn)行系統(tǒng)設(shè)計，并用可編程邏輯器件予以實現(xiàn)。在鎖相速度和穩(wěn)定性方面優(yōu)于已有的采用脈沖序列低通濾波計數(shù)方法實現(xiàn)的數(shù)字鎖相系統(tǒng)。硬件測試結(jié)果證實，應(yīng)用 EDA 技術(shù)設(shè)計的高階全數(shù)字鎖相環(huán)能夠?qū)崿F(xiàn)其鎖相功能。 寬頻帶數(shù)字鎖相環(huán)的設(shè)計及基于 FPGA 的實現(xiàn) [日期： 202032] 來源：電子產(chǎn)品世界 作者：西安工程大學(xué) 李曉東 [字體： 大 中 小 ] 摘要 : 本文簡要介紹了在 FPGA中實現(xiàn)全數(shù)字鎖相環(huán) (DPLL)的原理與方法 ，以解決在同步串行數(shù)據(jù)通信時的同步時鐘不穩(wěn)定時的快速恢復(fù)問題； 并重點介紹了采用可控模數(shù)分頻器實現(xiàn)的數(shù)字鎖相環(huán)中寬頻帶捕獲的方法與實現(xiàn)過程。與傳統(tǒng)的模擬電路實現(xiàn)的 PLL 相比， DPLL 具有精度高、不受溫度和電壓影響、環(huán)路帶寬和中心頻率編程可調(diào)、易于構(gòu)建高階鎖相環(huán)等優(yōu)點。在基于 FPGA的通信電路中，可以把全數(shù)字鎖相環(huán)路作為一個功能模塊嵌入 FPGA中，構(gòu)成片內(nèi)鎖相環(huán)。利用數(shù)字鎖相環(huán)可以從串行位流數(shù)據(jù)中恢復(fù)出接收位同步時鐘。本文介紹基于 FPGA數(shù)字鎖相環(huán)恢復(fù)串行數(shù)據(jù)位同步時鐘的設(shè)計與實現(xiàn)及提高數(shù)字鎖相環(huán)性能的措施。主要由鑒相器 DPD、數(shù)字環(huán)路濾波器 DLF、脈沖加減電路 (數(shù)控振蕩器 DCO)和分頻器 (可控變模 N)四部分構(gòu)成。 DPLL 是一種相位反饋控制系統(tǒng)。 圖 1 全數(shù)字鎖相環(huán)基本結(jié)構(gòu) 環(huán)路模塊具體功能及其電路實現(xiàn) 數(shù)字鑒相器的設(shè)計 常用的鑒相器有兩種，異或門 (XOR)鑒相器和邊沿控制鑒相器 (ECPD)。本文采用改進(jìn)型異或門鑒相器，它輸出一個表示本地恢復(fù)時鐘超前或滯后于輸入信號的相位誤差。 圖 2 改進(jìn)型異或門鑒相器的原理圖及工作波形圖 可見，在輸出信號 Fout 為超前、滯后和同步于 Fin 時， PE 脈沖的前沿距 離 Fin 的上升沿相位是不等的。 K 變模可逆計數(shù)器根據(jù)相差信號 PE來進(jìn)行加減運算。當(dāng) Fout 同步于Fin 或只有隨機干擾脈沖時，計數(shù)器加減的數(shù)目基本相等，計數(shù)結(jié)果在初始值處上下徘徊，不會產(chǎn)生進(jìn)位和借位脈沖，濾除因隨機噪聲引起的相位抖動。 K 變?？赡嬗嫈?shù)器模值 K 對 DPLL 的性能指標(biāo)有著很大的影響。減小模值 K 可以縮短捕捉時間，擴(kuò)展捕捉帶寬，但是降低了 DPLL 的抗噪能力。在初始時刻，計數(shù)器被置初值為 K/2=2，這樣可以 DPLL 捕捉速度很快。在本數(shù)字鎖相環(huán)設(shè)計中使用數(shù)控振蕩器是可變模式分頻器。該值的大小會隨著每個 Fin 周期內(nèi) (Fin=1 時 )鑒相輸出 PE 進(jìn)行調(diào)整。如果數(shù)字環(huán)路濾波器既沒有控制脈沖信號 DP 輸出，那么，分頻模值 N 將保持不變，經(jīng)除 N 分頻后的輸出本地恢復(fù)信號相位和輸入信號相位處于同步狀態(tài)。時鐘信號周期大小決定了 DPLL 在鎖定狀態(tài)下相位跟蹤的精度，同時，它還影響 DPLL 的捕捉時間和捕捉帶寬。本設(shè)計中取高速時鐘信號 CLK 的振蕩頻率為 64MHz。 N 分頻器的設(shè)計 N 分頻器則是一個簡單的除 N 計數(shù)器。同時，因為 Fout=CLK/2N=fc，因此通過改變分頻值 N可以得到不同的環(huán)路中心頻率 fc。 環(huán)路實現(xiàn) 本設(shè)計在 Altera 公司 開發(fā)軟件平臺上，利用 VHDL 語言運用自頂向下的系統(tǒng)設(shè)計方法， 在 Altera 最新 CPLD芯片 MAXI
高考資料相關(guān)推薦
鄂ICP備17016276號-1