基于fpga的高階全數(shù)字鎖相環(huán)的設(shè)計(jì)與實(shí)現(xiàn)畢業(yè)論文(存儲(chǔ)版)
【正文】 重要的意義。所謂全數(shù)字鎖相環(huán)路 (DPLL)就是環(huán)路部件全部數(shù)字化，采用數(shù)字鑒相器（ DPD）、數(shù)字環(huán) 路濾波器 (DLF)、數(shù)控振蕩器 (DCO)構(gòu)成的鎖相環(huán)路，其組成框圖見圖 1 示。 K值取得大，對(duì)抑止噪聲有利（因?yàn)?K值大，計(jì)數(shù)器對(duì)少量的噪聲干擾不可能計(jì)滿，所以不會(huì)有進(jìn)位或借位脈沖輸出），但這樣捕捉帶變小，而且加大了環(huán)路 進(jìn)入鎖定狀態(tài)的時(shí)間。在 FPGA設(shè)計(jì)中，要采用片外元件來(lái)進(jìn)行單穩(wěn)定時(shí)，是很麻煩的，而且也不利于集成和代碼移植。CPU 檢測(cè)到此信號(hào)后自動(dòng)將 K 值加 1，如 lock 仍然為低電平， CPU 會(huì)繼續(xù)增加 K 值；直到鎖相環(huán)失鎖，記住其最佳設(shè)置值。 5 結(jié)論 智能全數(shù)字鎖相環(huán)，在單片 FPGA中就可以實(shí)現(xiàn)，借助鎖相環(huán)狀態(tài)監(jiān)測(cè)電路，通過(guò) CPU 可以縮短鎖相環(huán)鎖定時(shí)間，并逐漸改進(jìn)其輸出頻率的抖動(dòng)特性。 ③ 單獨(dú)采用一個(gè)廉價(jià)單片機(jī)（如 89C51） ,不僅可用于智能鎖相環(huán)的控制，還可控制外部 RAM 實(shí)現(xiàn) FPGA的初始裝載，一機(jī)多用，經(jīng)濟(jì)實(shí)惠。 圖 5 智能全數(shù)字鎖相環(huán)框圖 CPU 根據(jù)鎖相環(huán)狀態(tài)就可以對(duì)鎖相環(huán) K計(jì)數(shù)器進(jìn)行最優(yōu)設(shè)置。 在鎖定狀態(tài)如圖 3， fout 與 fin 具有穩(wěn)定的相位關(guān)系， fout 對(duì) fin抽樣應(yīng)全部為 0 或 1，這樣不會(huì)激發(fā)振蕩器振蕩，從而 lock將輸出低電平；而 失鎖狀態(tài)時(shí)如圖 4， fout 與 fin出現(xiàn)相位之間的滑動(dòng)，抽樣時(shí)就不會(huì)出現(xiàn)長(zhǎng)時(shí)間的 0 或 1，單穩(wěn)態(tài)振蕩器振蕩，使 lock 輸出高電平。也就是說(shuō)， K計(jì)數(shù)器作為濾波器，有效地濾除了噪聲對(duì)環(huán)路的干擾作用。 鎖相環(huán)是一個(gè)相位誤差控制系統(tǒng)。本文所介紹的寬頻帶范圍數(shù)字鎖相環(huán)采用較為簡(jiǎn)單的完成實(shí)現(xiàn)了捕獲時(shí)間小而捕獲帶寬又相當(dāng) 寬的全數(shù)字鎖相環(huán)，解決了“捕獲時(shí)間 ”和 “捕獲帶寬 ”指標(biāo)相互矛盾的問(wèn)題。該寬頻帶 DPLL電路的捕獲范圍最高頻率 fcmax=fclk/4，最低頻率 fcmax=fclk/4M， M 為 N 分頻器的最大取值。 圖 4 改進(jìn)型異或門鑒相器 DPLL 仿真結(jié)果 捕獲帶寬的擴(kuò)展 上述設(shè)計(jì)的數(shù)字鎖相環(huán)雖然可以快速鎖定，鎖相精度也較高，但其捕捉范圍較窄。加法計(jì)數(shù)器 lmp_counter2 為模值 N受控的鎖相環(huán)路分頻器。 N 分頻器對(duì)脈沖加減電路的輸出脈沖再進(jìn)行 N 分頻，得到整個(gè)環(huán) 路的輸出信號(hào) Fout。當(dāng) UD為高電平時(shí)，將可變分頻模值 N 增大，以調(diào)整分頻輸出使之相位滯后；當(dāng) UD 輸出為低電平時(shí)，將可變分頻模值 N 減小，已調(diào)整分頻輸出使之輸出相位提前。計(jì)數(shù)器模值 K的取值可根據(jù)輸入信號(hào)的相位抖動(dòng)而定，加大模值 K，有利于提高 DPLL 的抗噪能力，但是會(huì)導(dǎo)致較大的捕捉時(shí)間和較窄的捕捉帶寬。如果本地恢復(fù)時(shí)鐘超前于輸入信號(hào)，則超前 /滯后脈沖 UD 輸出為高電平，反之 UD 輸出為低電平，如圖 2 所示。 DPLL 結(jié)構(gòu)及工作 原理 全數(shù)字鎖相環(huán)路 (DPLL)的基本結(jié)構(gòu)如圖 1 所示。 關(guān)鍵詞 : DPLL； FPGA；數(shù)字環(huán)路濾波器；時(shí)鐘恢復(fù)；寬頻帶 引言 數(shù)字鎖相環(huán) (DPLL)技術(shù)在數(shù)字通信、無(wú)線電電子學(xué)等眾多領(lǐng)域得到了極為廣泛的應(yīng)用。系統(tǒng)仿真與硬件測(cè)試結(jié)果都表明，該系統(tǒng)能夠?qū)崿F(xiàn)鎖相功能。顯然，在保持系統(tǒng)穩(wěn)定的條件下，圖 3(d)設(shè)計(jì)參數(shù)所對(duì)應(yīng)的系統(tǒng)鎖相速度較快。 4 鎖相系統(tǒng)的設(shè)計(jì)實(shí)現(xiàn)與仿真 依據(jù)圖 1 鎖相環(huán)系統(tǒng)的結(jié)構(gòu)，利用 Xilinx 公司的 ISE 設(shè)計(jì)軟件，采用自頂向下的模塊化設(shè)計(jì)方法，用 VHDL 對(duì)全數(shù)字鎖相環(huán)的各個(gè)部件分別進(jìn)行編程設(shè)計(jì)，然后對(duì)該系統(tǒng)做綜合設(shè)計(jì)和仿真。在環(huán)路鎖定過(guò)程中，控制碼組 G 不是全為零，此時(shí)累加器的累加結(jié)果將進(jìn)位而改變累加器的分頻系數(shù)，從而改變 DCO 輸出信號(hào)的頻率，實(shí)現(xiàn)比例積分控制參數(shù)對(duì)本地估算信號(hào)的控制作用，最終達(dá)到鎖相的目的。 DCO 的輸出相位碼 B 并行送到 D 觸發(fā)器的 D 端，在輸入信號(hào)的正向過(guò)零點(diǎn)對(duì) D 觸發(fā)器采樣， D 觸發(fā)器組的輸出 E 就表示該采樣時(shí)刻的瞬時(shí)相位差，從而完成了數(shù)字鑒相功能。 本文提出了一種基于比例積分（ PI）控制算法的高階全數(shù)字鎖相環(huán)。因此，對(duì)全數(shù)字鎖相環(huán)的研究和應(yīng)用得到了越來(lái)越多的關(guān)注。這種結(jié)構(gòu)的鎖相環(huán)，當(dāng)環(huán)路帶寬很窄時(shí)，環(huán)路濾波器的實(shí)現(xiàn)將需要很大的電路量，這給專用集成電路的應(yīng)用和片上系統(tǒng) SOC（ system on chip）的設(shè)計(jì)帶來(lái)一定困難。應(yīng)用 EDA 技術(shù)設(shè)計(jì)了該鎖相系統(tǒng)，并用 FPGA 予以實(shí)現(xiàn)。其工作原理是對(duì)鑒相器輸出的相位誤差信號(hào)經(jīng)一階積分環(huán)節(jié)、二階積分環(huán)節(jié)和比例環(huán)節(jié)調(diào)節(jié)后，分別產(chǎn)生積分控制參數(shù) NP1 和 NP2，以及比例控制參數(shù) NI，然后取這三個(gè)控制參數(shù)之和作為數(shù)控振蕩器的控制參數(shù)。 由圖 2 可以分別寫出該鎖相環(huán)開環(huán)、閉環(huán)和誤差 Z 域
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