【正文】 f。 end if。then 基于 FPGA 的等精度頻率計(jì)的設(shè)計(jì)與實(shí)現(xiàn) 24 state=f1k_over。 if ldt=39。 when f1k_low= if ldt=39。 with state select hundot=39。039。139。when others。其程序如下： library ieee。 then sout=sin。 use 。 else count=s。 equalo: out std_logic)。 上述所有的設(shè)計(jì)思路可將整個(gè)系統(tǒng)連接起來(lái)，如（附圖）等精度頻率計(jì)原理圖所示。本設(shè)計(jì)可通過(guò) DXT 系列 EDA 實(shí)驗(yàn)儀中的 ALTERA FLEX EPF10K10LC84— 4 來(lái)實(shí)現(xiàn)。其中 MAX 系列為 CPLD 結(jié)構(gòu)，編程信息以 EEPROM 方式保存，故這類器件的下載稱為編程。結(jié)果驗(yàn)證：由于實(shí)驗(yàn)儀沒(méi)有標(biāo)準(zhǔn)的整時(shí)鐘輸入，對(duì)被測(cè)信號(hào)的實(shí)際測(cè)量結(jié)果稍微有一點(diǎn)誤差。我所設(shè)計(jì)的 等精度頻率計(jì) 均能滿足要求，測(cè)量范圍可以很大，只要將輸入的閘門(mén)信號(hào)稍做改動(dòng)，顯示時(shí)多用幾個(gè)數(shù)碼管。 本次畢業(yè)設(shè)計(jì)，我的設(shè)計(jì)能力、動(dòng)手能力都得到了很大的提高。最后再次向所有曾給予熱情支持和無(wú)私幫助的老師和同學(xué)表示最真誠(chéng)的謝意。對(duì)本文的研究做出重要貢獻(xiàn)的個(gè)人和集體均已在文中以明確方式標(biāo)明。經(jīng)過(guò)這次畢業(yè)設(shè)計(jì)，我的能力有了很大的提高，比如操作能力、分析問(wèn)題的能力、合作精神、嚴(yán)謹(jǐn)?shù)墓ぷ髯黠L(fēng)等方方面面都有很大的進(jìn)步。 另外，我還要感謝大學(xué)四年和我一起走過(guò)的同學(xué)朋友對(duì)我的關(guān)心與支持，與他們一起學(xué)習(xí)、生活，讓我在大學(xué)期間生活的很充實(shí)，給我留下了很多難忘的回憶。 在我的十幾年求學(xué)歷程里，離不開(kāi)父母的鼓勵(lì)和支持，是他們辛勤的勞作，無(wú)私的付出，為我創(chuàng)造良好的學(xué)習(xí)條件，我才能順利完成完成學(xué)業(yè)，感激他們一直以來(lái)對(duì)我的撫養(yǎng)與培育。 。 學(xué)友情深，情同兄妹。再次對(duì)周巍老師表示衷心的感謝。本次畢業(yè)設(shè)計(jì)大概持續(xù)了半年，現(xiàn)在終于到結(jié)尾了。 論文密級(jí)： □ 公開(kāi) □ 保密 （ ___年 __月至 __年 __月） (保密的學(xué)位論文在解密后應(yīng)遵守此協(xié)議 ) 作者簽名： _______________ 導(dǎo)師簽名： _________________ _______年 _____月 _____日 _______年 _____月 _____日 基于 FPGA 的等精度頻率計(jì)的設(shè)計(jì)與實(shí)現(xiàn) 36 獨(dú) 創(chuàng) 聲 明 本人鄭重聲明：所呈交的畢業(yè)設(shè)計(jì) (論文 )，是本人在指導(dǎo)老師的指導(dǎo)下，獨(dú)立進(jìn)行研究工作所取得的成果，成果不存在知識(shí)產(chǎn)權(quán)爭(zhēng)議。 近 四 年的大學(xué)生活將要結(jié)束了，在學(xué)習(xí)和生活上，得 益于許多同學(xué)的幫助和支持。但由于實(shí)驗(yàn)儀的標(biāo)準(zhǔn)輸入時(shí)鐘的頻率不是整數(shù)，其測(cè)量的結(jié)果稍有偏差。這就進(jìn)一步鞏固了以往所學(xué)知識(shí)。）。 （ 3）編譯之后可生成文件 *.scf 用于下載。特別是在原理圖輸入等方面， Maxplus2 被公認(rèn)為是最易使用，人機(jī)界面最友善的 PLD 開(kāi)發(fā)軟件，特別適合初學(xué)者使用。 end s_machine。 use 。139。即超出了本計(jì)數(shù)器的的測(cè)量范圍。event and clk=39。要完成 整個(gè)系統(tǒng)設(shè)計(jì)還需要設(shè)計(jì)幾個(gè)小模塊。when f100k_over|f10k_over|f1k_over, 39。when others。139。 end process。 then state=start_f10k。then state=f1k_low。 when f1k_t= if tover=39。139。139。then state=start_f10k。then state=f100k_low。 if ldt=39。 elsif clk39。 clear,fxover :out std_logic。只要將鎖存器中的輸出接到數(shù)碼管相應(yīng)的管腳上，計(jì)數(shù)的每一位都由數(shù)碼管顯示，然后小數(shù)點(diǎn)由二極管顯示，從而確定記錄結(jié)果。 end process。 architecture s_haves of reg32 is begin process(ld) begin if reset=39。此計(jì)數(shù)器是頻率計(jì)數(shù)器的主要模塊，使能端 enable 的脈沖是由一模塊提供的閘門(mén)信號(hào)經(jīng)四選一的四位選擇器選擇出的信號(hào)，可選的信號(hào)的脈沖寬度分別為 ,和 。這是利用層次化設(shè)計(jì)思想，能很好的利用已編譯 好的模塊，避免重復(fù)編程，減小工作量。 architecture haves of mux4 is begin y=a0 when s=00 else a1 when s=01 else 基于 FPGA 的等精度頻率計(jì)的設(shè)計(jì)與實(shí)現(xiàn) 19 a2 when s=10 else a3 when s=11。 閘門(mén) 閘門(mén)是由控制器控制一個(gè)四路選擇器，從而選擇實(shí)際信號(hào)，作為取樣脈沖。139。 when third= if apluse=39。 then case state is when first= if apluse=39。 architecture s_machine of onepluse is type state_type is(first,second,third)。 end decade。 else t=t+1。139。 begin qt=t。 use 。以上的 各功能模塊都是在 FLEX10K10 中，用 VHDL 予以實(shí)現(xiàn)的，較之以往的傳統(tǒng)型電路 更為簡(jiǎn)單，更易于實(shí)現(xiàn)頻率計(jì)的小型化、微型化甚至芯片化設(shè)計(jì)。由圖可 見(jiàn)輸出為方波，二者頻率相同，頻率計(jì)測(cè)得方波的頻率即為正弦波的頻率。測(cè)量的實(shí)際閘門(mén)時(shí)間與預(yù)置閘門(mén)時(shí)間可能不完全相同，但最大差值不超過(guò)被測(cè)信號(hào)的一個(gè)周期。由于計(jì)數(shù)器計(jì)得的脈沖數(shù) N 是在 1 秒時(shí)間內(nèi)的累計(jì)數(shù) 所以被測(cè)頻率 fx=NHz。 頻率測(cè)量 眾所周知，所謂 “ 頻率 ” 就是周期性信號(hào)在單位時(shí)間 (1s)內(nèi)變化的次數(shù)。 （ 4） 豐富的設(shè)計(jì)庫(kù) Max+plusⅡ 提供豐富的庫(kù)單元供設(shè)計(jì)者調(diào)用，其中包括 74 系列的全部器件和多種特殊的邏輯功能（ MacroFunction ）以及新型的參數(shù)化的兆功能（ MageFunction）。 (b)邏輯綜合 RTL 代碼 邏輯仿真器 RTL 代碼 邏輯綜合器 調(diào)用模塊的 行為仿真模型 測(cè)試數(shù)據(jù) 調(diào)用模塊的 黑盒子接口 設(shè)置綜合目標(biāo)和約束條件 EDIF 網(wǎng)表 （ list） HDL 網(wǎng)表 （ list） 測(cè)試程序 （ test bench） 基于 FPGA 的等精度頻率計(jì)的設(shè)計(jì)與實(shí)現(xiàn) 7 說(shuō)明： “調(diào)用模塊的黑盒子接口”的導(dǎo)入，是由于 RTL 代碼調(diào)用了一些外部模塊，而這些外部模塊不能被綜合或無(wú)需綜合，但邏輯綜合器需要其接口的定義來(lái)檢查邏輯并保留這些模塊的接口 。這樣，同一片 FPGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。 5) FPGA 采用高速 CHMOS 工藝，功耗低，可以與 CMOS、 TTL 電平兼容。一個(gè)因此有關(guān)的重要區(qū)別是很多新的 FPGA 支持完全的或者部分的系統(tǒng)內(nèi)重新配置。 CPLD 和 FPGA 包括了一些相對(duì)大數(shù)量的可以編輯邏輯單元。 系統(tǒng)設(shè)計(jì)師可以根據(jù)需要通過(guò)可編輯的連接把 FPGA 內(nèi)部的邏輯塊連接起來(lái)，就好像一個(gè)電路試 驗(yàn)板被放在了一個(gè)芯片里。 VHDL 即超高速集成電路硬件描述語(yǔ)言 ,主要用于數(shù)字系統(tǒng)的結(jié)構(gòu)、功能和接口。 因?yàn)?采用 FPGA 現(xiàn)場(chǎng)可編程門(mén)陣列為控制核心，通過(guò)硬件描述語(yǔ)言 VHDL 編程，在 MAX+PLUSII 仿真平臺(tái)上編譯、仿真、調(diào)試 ，并下載到 FPGA 芯片上，通過(guò)嚴(yán)格的測(cè)試后，能夠較準(zhǔn)確地測(cè)量方波、正弦波、三角波、矩齒波等各種常用的信號(hào)的頻率，而且還能對(duì)其他多種物理量進(jìn)行測(cè)量。其特點(diǎn)是直接用現(xiàn)成的 IC 組合而成，簡(jiǎn)單方便，但由于使用的器件較多，連線復(fù)雜，體積大，功耗大，焊點(diǎn)和線路較多將使成品穩(wěn)定度與精確度大打折扣 ， 而且會(huì)產(chǎn)生比較大的延時(shí)，造成測(cè)量誤差、可靠性差。閘門(mén)輸出的計(jì)數(shù)脈沖Ｎ＝ ГX ／ TR，則 TX=NГX 。基于 FPGA 的等精度頻率計(jì)的設(shè)計(jì)與實(shí)現(xiàn) 1 第一章 課題研究 概述 課題研究的目的和意義 在電子技術(shù)中，頻率是最基本的參數(shù)之一，并且與許多電參量的測(cè)量方案、測(cè)量結(jié)果都有十分密切的關(guān)系，因此，頻率的測(cè)量就顯得更為重要。測(cè)周期時(shí)，晶振Ｆ R 經(jīng)分頻形成時(shí)標(biāo) ГX ，被測(cè)信號(hào)經(jīng)放在整形形成時(shí)基TＸ控制閘門(mén)。 等精度頻率計(jì)是數(shù)字電路中的一個(gè)典型應(yīng)用， 其 總體設(shè)計(jì)方案有兩種： 方案一：采用數(shù)字邏輯電路制作，用 IC 拼湊焊接實(shí)現(xiàn)。 總體方案比較 :比較以上兩種方案， 易見(jiàn)采用后者更優(yōu)。它主要采用并行工程和自頂向下的設(shè)計(jì)方法 ,從系統(tǒng)設(shè)計(jì)入手 ,在頂層的功能方框圖一級(jí)進(jìn)行仿真、糾錯(cuò) ,并用 VHDL、 VerilogHDL 等硬件描述語(yǔ)言對(duì)高層次的系統(tǒng)行為進(jìn)行描述 ,在系統(tǒng)一級(jí)進(jìn)行驗(yàn)證 ,最后再用邏輯綜合優(yōu)化工具生成具體的門(mén)級(jí)邏輯電路的網(wǎng)表 ,其對(duì)應(yīng)的物理實(shí)現(xiàn)級(jí)可以是印刷電路板或?qū)Ｓ眉呻娐稟SIC。在大多數(shù)的 FPGA 里面，這些可編輯的元件里也包含記憶元件例如觸發(fā)器（ Flip－ flop）或者其他更加完整的記憶塊。 早在 1980 年代中期， FPGA 已經(jīng)在 PLD 設(shè)備中扎根。 CPLD 和 FPGA 另外一個(gè)區(qū)別是大多數(shù)的 FPGA 含有高層次的內(nèi)置模塊（比如加法器和乘法器）和內(nèi)置的記憶體。 4） FPGA 是 ASIC電路中設(shè)計(jì)周期最短、開(kāi)發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一。當(dāng)需要修改 FPGA 功能時(shí)，只需換一片 EPROM 即可。 （ 3）功能仿真 （ 4）邏輯綜合 （ 5）前仿真 （ 6）布局布線 （ 7）后仿真 （ 9）在系統(tǒng)測(cè)試 邏輯仿真器 邏輯綜合器 FPGA 廠家工具 邏輯仿真器 邏輯仿真器 （ 8）靜態(tài)時(shí)序分析 基于 FPGA 的等精度頻率計(jì)的設(shè)計(jì)與實(shí)現(xiàn) 6 (2)關(guān)鍵步驟的實(shí)現(xiàn) （ a） 功能仿真 說(shuō)明： “調(diào)用模塊的行為仿真模型”指的是 RTL 代碼中引用的由廠家提供的宏模塊/IP，如 Altera 提供的 LPM 庫(kù)中的乘法器、存儲(chǔ)器等部件的行為模型。 （ 3） 完全集成化 Max+plusⅡ 的設(shè)計(jì)輸入、 處理與較驗(yàn)功能全部集成在統(tǒng)一的開(kāi)發(fā)環(huán)境下，這樣可以加快動(dòng)態(tài)調(diào)試、縮短開(kāi)發(fā)周期。 （ 4）對(duì)于 占空比測(cè)試功能，測(cè)試精度為 1%～ 99%。秒信號(hào)結(jié)束時(shí)閘門(mén)關(guān)閉，計(jì)數(shù)器停止計(jì)數(shù)，各點(diǎn)的 波 形如圖 1(b)所示。測(cè)量時(shí)，先打開(kāi)預(yù)置閘門(mén)，當(dāng)檢測(cè)到被測(cè)閘門(mén)關(guān)閉時(shí)，標(biāo)準(zhǔn)信號(hào)并不立即停止計(jì)數(shù)，而是等檢測(cè)到的被測(cè) 信號(hào)脈沖到達(dá)是才停止，完成被測(cè)信號(hào)的整數(shù)個(gè)周期的測(cè)量。若待測(cè)信號(hào)為正弦波，輸入整形電路，設(shè)置分析為瞬態(tài)分析，啟動(dòng)電路，其輸入、輸出波形如圖 1(b)所示。再經(jīng)由 lock 鎖存之后，由dspnum 選擇具體的通路，由 dspsel 和 disp 實(shí)現(xiàn)動(dòng)態(tài)掃描顯示，掃描顯示模塊有dspsel 控制七段數(shù)碼管的片選信號(hào)，間鎖存保存的 BCD 碼數(shù)據(jù)動(dòng)態(tài)掃描譯碼，以十進(jìn)制形式顯示。用于將 1khz 的標(biāo)頻信號(hào)分頻，產(chǎn)生 , 的時(shí)