【正文】 基于 FPGA 的等精度頻率計(jì)的設(shè)計(jì)與實(shí)現(xiàn) 1 第一章 課題研究 概述 課題研究的目的和意義 在電子技術(shù)中，頻率是最基本的參數(shù)之一，并且與許多電參量的測(cè)量方案、測(cè)量結(jié)果都有十分密切的關(guān)系，因此，頻率的測(cè)量就顯得更為重要。測(cè)量頻率的方法有多種 ,其中電子計(jì)數(shù)器測(cè)量頻率具有精度高、使用方便、測(cè)量迅速，以及便于實(shí)現(xiàn)測(cè)量過程自動(dòng)化等優(yōu)點(diǎn)，是頻率測(cè)量的重要手段之一。 目前常用的測(cè)頻方案有三種： 方案一：完全按定義式Ｆ＝Ｎ／Ｔ進(jìn)行測(cè)量。被測(cè)信號(hào)Ｆ x經(jīng)放大整形形成時(shí)標(biāo) ГX ，晶振經(jīng)分頻形成時(shí)基 TR。用時(shí)基 TR 開閘門，累計(jì)時(shí)標(biāo) ГX 的個(gè)數(shù)，則有公式可得Ｆ x=1/ГX=N/TR 。此 方案為傳統(tǒng)的測(cè)頻方案，其測(cè)量精度將隨被測(cè)信號(hào)頻率的下降而降低。 方案二：對(duì)被信號(hào)的周期進(jìn)行測(cè)量，再利用Ｆ＝１／Ｔ（頻率＝１／周期）可得頻率。測(cè)周期時(shí)，晶振Ｆ R 經(jīng)分頻形成時(shí)標(biāo) ГX ，被測(cè)信號(hào)經(jīng)放在整形形成時(shí)基TＸ控制閘門。閘門輸出的計(jì)數(shù)脈沖Ｎ＝ ГX ／ TR，則 TX=NГX 。但當(dāng)被測(cè)信號(hào)的周期較短時(shí)，會(huì)使精度大大下降。 方案三：等精度測(cè)頻，按定義式Ｆ＝Ｎ／Ｔ進(jìn)行測(cè)量，但閘門時(shí)間隨被測(cè)信號(hào)的頻率變化而變化。如圖１所示，被測(cè)信號(hào)Ｆ x 經(jīng)放大整形形成時(shí)標(biāo) ГX ，將時(shí)標(biāo)ГX 經(jīng)編程處理后形成時(shí)基 TR。用時(shí)基 TR 開閘門 ，累計(jì)時(shí)標(biāo) ГX 的個(gè)數(shù)，則有公式可得Ｆ x=1/ГX=N/TR 。此方案閘門時(shí)間隨被測(cè)信號(hào)的頻率變化而變化，其測(cè)量精度將不會(huì)隨著被測(cè)信號(hào)頻率的下降而降 。本次實(shí)驗(yàn)設(shè)計(jì)中采用的是第三種測(cè)頻方案。 等精度頻率計(jì)是數(shù)字電路中的一個(gè)典型應(yīng)用， 其 總體設(shè)計(jì)方案有兩種： 方案一：采用數(shù)字邏輯電路制作，用 IC 拼湊焊接實(shí)現(xiàn)。其特點(diǎn)是直接用現(xiàn)成的 IC 組合而成，簡(jiǎn)單方便，但由于使用的器件較多，連線復(fù)雜，體積大，功耗大，焊點(diǎn)和線路較多將使成品穩(wěn)定度與精確度大打折扣 ， 而且會(huì)產(chǎn)生比較大的延時(shí)，造成測(cè)量誤差、可靠性差。 方案二：采用可編 程邏輯器件（ CPLD）制作 。 隨著現(xiàn)場(chǎng)可編程門陣列 FPGA 的廣泛應(yīng)用，以 EDA 工具作為開發(fā)手段，運(yùn)用 VHDL 等硬件描述語言語言，將使整個(gè)系統(tǒng)大大簡(jiǎn)化，提高了系統(tǒng)的整體性能和可靠性。 ，利用 EDA 軟件編程，下載燒制實(shí)現(xiàn)。將所有器件集成在一塊芯片上，體積大大減小的同時(shí)還提高了穩(wěn)定性，并且可應(yīng)用 EDA 軟件仿真，調(diào)試，每個(gè)設(shè)計(jì)人員可以充分利用軟件代碼，提高開發(fā)效率，縮短研發(fā)周期，降低研發(fā)成本。易于進(jìn)行功能擴(kuò)展，可以利用頻率計(jì)的核心技術(shù)，改造成其它產(chǎn)品。實(shí)現(xiàn)方法靈活，調(diào)試方便，修改容易 。 總體方案比較 :比較以上兩種方案， 易見采用后者更優(yōu)。 因?yàn)?采用 FPGA 現(xiàn)場(chǎng)可編程門陣列為控制核心，通過硬件描述語言 VHDL 編程，在 MAX+PLUSII 仿真平臺(tái)上編譯、仿真、調(diào)試 ，并下載到 FPGA 芯片上，通過嚴(yán)格的測(cè)試后，能夠較準(zhǔn)確地測(cè)量方波、正弦波、三角波、矩齒波等各種常用的信號(hào)的頻率，而且還能對(duì)其他多種物理量進(jìn)行測(cè)量。 現(xiàn)場(chǎng)可編程門陣列 FPGA(Field Programmable GateArray)屬于 ASIC 產(chǎn)品，基于 FPGA 的等精度頻率計(jì)的設(shè)計(jì)與實(shí)現(xiàn) 2 通過軟件編程對(duì)目標(biāo)器件的結(jié)構(gòu)和工作方式進(jìn)行重構(gòu)，能隨時(shí)對(duì)設(shè)計(jì)進(jìn)行調(diào)整，具有集成度高、結(jié)構(gòu)靈活、開發(fā)周期短、快速可靠 性高等特點(diǎn)，數(shù)字設(shè)計(jì)在其中快速發(fā)展。 基于 FPGA 的等精度頻率計(jì)的發(fā)展現(xiàn)狀 在信息技術(shù)高度發(fā)展的今天，電子系統(tǒng)數(shù)字化已成為有目共睹的趨勢(shì)。從傳統(tǒng)的應(yīng)用中小規(guī)模芯片構(gòu)成系統(tǒng)到廣泛地應(yīng)用單片機(jī)，直至今天 FPGA/CPLD 在系統(tǒng)設(shè)計(jì)中的應(yīng)用，電子技術(shù)已邁入一個(gè)全新的階段。傳統(tǒng)的硬件設(shè)計(jì)采用自下而上（ bottom_up）的設(shè)計(jì)方法。這種設(shè)計(jì)方法在系統(tǒng)的設(shè)計(jì)后期進(jìn)行仿真和調(diào)試，一旦考慮不周，系統(tǒng)設(shè)計(jì)存在較大缺陷，就有可能重新設(shè)計(jì)系統(tǒng)，使設(shè)計(jì)周期大大增加。電子設(shè)計(jì)自動(dòng)化 EDA（ Electronic Design Automation）技術(shù)是現(xiàn)代電子工程領(lǐng)域的一門新技術(shù)，是一種以計(jì)算機(jī)為基本工作平臺(tái) ,利用計(jì)算機(jī)圖形學(xué)拓?fù)溥壿媽W(xué)、計(jì)算數(shù)學(xué)以致人工智能學(xué)等多種計(jì)算機(jī)應(yīng)用科學(xué)的最新成果而開發(fā)出來的一整套軟件工具。它主要采用并行工程和自頂向下的設(shè)計(jì)方法 ,從系統(tǒng)設(shè)計(jì)入手 ,在頂層的功能方框圖一級(jí)進(jìn)行仿真、糾錯(cuò) ,并用 VHDL、 VerilogHDL 等硬件描述語言對(duì)高層次的系統(tǒng)行為進(jìn)行描述 ,在系統(tǒng)一級(jí)進(jìn)行驗(yàn)證 ,最后再用邏輯綜合優(yōu)化工具生成具體的門級(jí)邏輯電路的網(wǎng)表 ,其對(duì)應(yīng)的物理實(shí)現(xiàn)級(jí)可以是印刷電路板或?qū)Ｓ眉呻娐稟SIC。 VHDL 即超高速集成電路硬件描述語言 ,主要用于數(shù)字系統(tǒng)的結(jié)構(gòu)、功能和接口。 等精度頻率計(jì)是數(shù)字電路中的典型應(yīng)用，在現(xiàn)代電子領(lǐng)域中是不可缺少的電子測(cè)量?jī)x器。傳統(tǒng)的等精度頻率計(jì)是由中大規(guī)模集成電路構(gòu)成，但這類頻率計(jì)會(huì)產(chǎn)生比較大的延時(shí)，測(cè)量范圍較小，精度不高，可靠性差且電路復(fù)雜。隨著集成電路技術(shù)的發(fā)展，可以將整個(gè)系統(tǒng)集成到一個(gè)塊上，實(shí)現(xiàn)所謂的片上系統(tǒng)（ SOC）。片上系統(tǒng)的實(shí)現(xiàn)將大大減小系統(tǒng)的體積，降低系統(tǒng)的成本，提高系統(tǒng)的處理速度和可靠性。 第 二 章 FPGA 及 MAX+plusII． FPGA的簡(jiǎn)介 ： 基于 FPGA 的等精度頻率計(jì)的設(shè)計(jì)與實(shí)現(xiàn) 3 目前以硬件描述語言（ Verilog 或 VHDL）所完成的電路設(shè)計(jì)，可以經(jīng)過簡(jiǎn)單的綜合與布局，快速的燒錄至 FPGA 上進(jìn)行測(cè)試，是現(xiàn)代 IC 設(shè)計(jì)驗(yàn)證的技術(shù)主流。這些可編輯元件可以被用來實(shí)現(xiàn)一些基本的邏輯門電路（比如 AND、 OR、 XOR、 NOT）或者更復(fù)雜一些的組合功能比如解碼器或數(shù)學(xué)方程式。在大多數(shù)的 FPGA 里面，這些可編輯的元件里也包含記憶元件例如觸發(fā)器（ Flip－ flop）或者其他更加完整的記憶塊。 系統(tǒng)設(shè)計(jì)師可以根據(jù)需要通過可編輯的連接把 FPGA 內(nèi)部的邏輯塊連接起來，就好像一個(gè)電路試 驗(yàn)板被放在了一個(gè)芯片里。一個(gè)出廠后的成品 FPGA 的邏輯塊和連接可以按照設(shè)計(jì)者而改變，所以 FPGA 可以完成所需要的邏輯功能。 FPGA 一般來說比 ASIC（專用集成芯片）的速度要慢，無法完成復(fù)雜的設(shè)計(jì)，而且消耗更多的電能。但是他們也有很多的優(yōu)點(diǎn)比如可以快速成品，可以被修改來改正程序中的錯(cuò)誤和更便宜的造價(jià)。廠商也可能會(huì)提供便宜的但是編輯能力差的FPGA。因?yàn)檫@些芯片有比較差的可編輯能力，所以這些設(shè)計(jì)的開發(fā)是在普通的 FPGA上完成的，然后將設(shè)計(jì)轉(zhuǎn)移到一個(gè)類似于 ASIC 的芯片上。另外一種方法是用 CPLD（復(fù)雜可 編程邏輯器件備）。 早在 1980 年代中期， FPGA 已經(jīng)在 PLD 設(shè)備中扎根。 CPLD 和 FPGA 包括了一些相對(duì)大數(shù)量的可以編輯邏輯單元。 CPLD 邏輯門的密度在幾千到幾萬個(gè)邏輯單元之間，而 FPGA 通常是在幾萬到幾百萬。 CPLD 和 FPGA 的主要區(qū)別是他們的系統(tǒng)結(jié)構(gòu)。 CPLD 是一個(gè)有點(diǎn)限制性的結(jié)構(gòu)。這個(gè)結(jié)構(gòu)由一個(gè)或者多個(gè)可編輯的結(jié)果之和的邏輯組列和一些相對(duì)少量的鎖定的寄存器。這樣的結(jié)果是缺乏編輯靈活性，但是卻有可以預(yù)計(jì)的延遲時(shí)間和邏輯單元對(duì)連接單元高比率的優(yōu)點(diǎn)。而 FPGA 卻是有很多的連接單元，這樣雖然讓 它可以更加靈活的編輯，但是結(jié)構(gòu)卻復(fù)雜的多。 CPLD 和 FPGA 另外一個(gè)區(qū)別是大多數(shù)的 FPGA 含有高層次的內(nèi)置模塊（比如加法器和乘法器）和內(nèi)置的記憶體。一個(gè)因此有關(guān)的重要區(qū)別是很多新的 FPGA 支持完全的或者部分的系統(tǒng)內(nèi)重新配置。允許他們的設(shè)計(jì)隨著系統(tǒng)升級(jí)或者動(dòng)態(tài)重新配置而改變。一些 FPGA 可以讓設(shè)備的一部分重新編輯而其他部分繼續(xù)正常運(yùn)行。 FPGA 工作原理 FPGA 采用了邏輯單元陣列 LCA（ Logic Cell Array）這樣一個(gè)概念，內(nèi)部包括可配置邏輯模塊 CLB（ Configurable Logic Block）、輸出輸入模塊 IOB（ Input Output 基于 FPGA 的等精度頻率計(jì)的設(shè)計(jì)與實(shí)現(xiàn) 4 Block）和內(nèi)部連線（ Interconnect）三個(gè)部分。 FPGA 的基本特點(diǎn)主要有： 1）采用 FPGA 設(shè)計(jì) ASIC 電路，用戶不需要投片生產(chǎn)，就能得到合用的芯片。 2） FPGA 可做其它全定制或半定制 ASIC 電路的中試樣片。 3） FPGA 內(nèi)部有豐富的觸發(fā)器和 I／ O引腳。 4） FPGA 是 ASIC電路中設(shè)計(jì)周期最短、開發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一。 5) FPGA 采用高速 CHMOS 工藝，功耗低，可以與 CMOS、 TTL 電平兼容。 可以說， FPGA 芯片 是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一 。 FPGA 是由存放在片內(nèi) RAM 中的程序來設(shè)置其工作狀態(tài)的，因此，工作時(shí)需要對(duì)片內(nèi)的 RAM 進(jìn)行編程。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。 加電時(shí)， FPGA 芯片將 EPROM 中數(shù)據(jù)讀入片內(nèi)編程 RAM 中，配置完成后， FPGA進(jìn)入工作狀態(tài)。掉電后， FPGA 恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此， FPGA 能夠反復(fù)使用 。 FPGA 的編程無須專用的 FPGA 編程器，只須用通用的 EPROM、 PROM 編程器即可 。當(dāng)需要修改 FPGA 功能時(shí)，只需換一片 EPROM 即可。這樣，同一片 FPGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。因此， FPGA 的使用非常靈活。 FPGA 配置模式 FPGA 有多種配置模式：并行主模式為一片 FPGA 加一片 EPROM 的方式；主從模式可以支持一片 PROM 編程多片 FPGA；串行模式可以采用串行 PROM 編程 FPGA；外設(shè)模式可以將 FPGA 作為微處理器的外設(shè)，由微處理器對(duì)其編程。 如何實(shí)現(xiàn)快速的時(shí)序收斂、降低功耗和成本、優(yōu)化時(shí)鐘管理并降低 FPGA 與 PCB并行設(shè)計(jì)的復(fù)雜性等問題，一直是 采用 FPGA 的系統(tǒng)設(shè)計(jì)工程師需要考慮的關(guān)鍵問題。如今，隨著 FPGA 向更高密度、更大容量、更低功耗和集成更多 IP 的方向發(fā)展，系統(tǒng)設(shè)計(jì)工程師在從這些優(yōu)異性能獲益的同時(shí)，不得不面對(duì)由于 FPGA 前所未有的性能和能力水平而帶來的新的設(shè)計(jì)挑戰(zhàn) . 基于 HDL 的 FPGA 設(shè)計(jì)流程 (1)設(shè)計(jì)流程圖 （ 1）設(shè)計(jì)定義 （ 2） HDL 實(shí)現(xiàn) 基于 FPGA 的等精度頻率計(jì)的設(shè)計(jì)與實(shí)現(xiàn) 5 說明： 邏輯仿真器主要指 modelsim， VerilogXL 等。 邏輯綜合器主要指 LeonardoSpectrum、 Synplify、 FPGA Express/FPGA Compiler 等。 FPGA 廠家工具指的是如 Altera 的 Max+PlusII、 QuartusII， Xilinx 的Foundation、 Alliance、 等。 （ 3）功能仿真 （ 4）邏輯綜合 （ 5）前仿真 （ 6）布局布線 （ 7）后仿真 （ 9）在系統(tǒng)測(cè)試 邏輯仿真器 邏輯綜合器 FPGA 廠家工具 邏輯仿真器 邏輯仿真器 （ 8）靜態(tài)時(shí)序分析 基于 FPGA 的等精度頻率計(jì)的設(shè)計(jì)與實(shí)現(xiàn) 6 (2)關(guān)鍵步驟的實(shí)現(xiàn) （ a） 功能仿真 說明： “調(diào)用模塊的行為仿真模型”指的是 RTL 代碼中引用的由廠家提供的宏模塊/IP，如 Altera 提供的 LPM 庫中的乘法器、存儲(chǔ)器等部件的行為模型。 (b)邏輯綜合 RTL 代碼 邏輯仿真器 RTL 代碼 邏輯綜合器 調(diào)用模塊的 行為仿真模型 測(cè)試數(shù)據(jù) 調(diào)用模塊的 黑盒子接口 設(shè)置綜合目標(biāo)和約束條件 EDIF 網(wǎng)表 （ lis