【正文】 計及模塊 本設(shè)計采用 ALTERA 公司的 FPGA 芯片 EPF10K10，該芯片管腳間的延遲為 5 ns，即頻率為 200 MHz，應(yīng)用標(biāo)準(zhǔn)化的硬件描述語言 VHDL 有非常豐富的數(shù)據(jù)類型，他的結(jié)構(gòu)模型是層次化的，利用這些豐富的數(shù)據(jù)類型和層次化的結(jié)構(gòu)模型，對復(fù)雜的數(shù)字系統(tǒng)進(jìn)行邏輯設(shè)計并用計算機(jī)仿真，逐步完善后進(jìn)行自動綜合生成符合要求的、在電路結(jié)構(gòu)上可實現(xiàn)的數(shù)字邏輯，再下載到可編程邏輯器件中，即可完成設(shè)計任務(wù) 。其控制和邏輯電路是基于 quartus II 和 VHDL 語言進(jìn)行設(shè)計，外部電路相當(dāng)簡單。外圍的電路相對簡單，只有信號輸入整形電路和數(shù)碼管顯示電路。 T 法是通過測量被測信號一個周期時間計時信號的脈沖個數(shù)，然后換算出被測信號的頻率。其中脈沖形成電路的作用是：將被測信號變成脈沖信號，其重復(fù)頻率等于被測頻率 fx。 （ 7） Opencore 特征 Max+plusⅡ 軟件具有開放核的特點(diǎn)，允許設(shè)計人員添加自己認(rèn)為有價值的宏函基于 FPGA 的等精度頻率計的設(shè)計與實現(xiàn) 10 數(shù)。 Max+plusⅡ 界面友好，使用便捷，被譽(yù)為業(yè)界最易用易學(xué)的 EDA 軟件。 如何實現(xiàn)快速的時序收斂、降低功耗和成本、優(yōu)化時鐘管理并降低 FPGA 與 PCB并行設(shè)計的復(fù)雜性等問題，一直是 采用 FPGA 的系統(tǒng)設(shè)計工程師需要考慮的關(guān)鍵問題。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。 FPGA 工作原理 FPGA 采用了邏輯單元陣列 LCA（ Logic Cell Array）這樣一個概念，內(nèi)部包括可配置邏輯模塊 CLB（ Configurable Logic Block）、輸出輸入模塊 IOB（ Input Output 基于 FPGA 的等精度頻率計的設(shè)計與實現(xiàn) 4 Block）和內(nèi)部連線（ Interconnect）三個部分。 CPLD 是一個有點(diǎn)限制性的結(jié)構(gòu)。但是他們也有很多的優(yōu)點(diǎn)比如可以快速成品，可以被修改來改正程序中的錯誤和更便宜的造價。隨著集成電路技術(shù)的發(fā)展，可以將整個系統(tǒng)集成到一個塊上，實現(xiàn)所謂的片上系統(tǒng)（ SOC）。從傳統(tǒng)的應(yīng)用中小規(guī)模芯片構(gòu)成系統(tǒng)到廣泛地應(yīng)用單片機(jī)，直至今天 FPGA/CPLD 在系統(tǒng)設(shè)計中的應(yīng)用，電子技術(shù)已邁入一個全新的階段。 ，利用 EDA 軟件編程，下載燒制實現(xiàn)。如圖１所示，被測信號Ｆ x 經(jīng)放大整形形成時標(biāo) ГX ，將時標(biāo)ГX 經(jīng)編程處理后形成時基 TR。被測信號Ｆ x經(jīng)放大整形形成時標(biāo) ГX ，晶振經(jīng)分頻形成時基 TR。用時基 TR 開閘門，累計時標(biāo) ГX 的個數(shù)，則有公式可得Ｆ x=1/ГX=N/TR 。用時基 TR 開閘門 ，累計時標(biāo) ГX 的個數(shù)，則有公式可得Ｆ x=1/ГX=N/TR 。將所有器件集成在一塊芯片上，體積大大減小的同時還提高了穩(wěn)定性，并且可應(yīng)用 EDA 軟件仿真，調(diào)試，每個設(shè)計人員可以充分利用軟件代碼，提高開發(fā)效率，縮短研發(fā)周期，降低研發(fā)成本。傳統(tǒng)的硬件設(shè)計采用自下而上（ bottom_up）的設(shè)計方法。片上系統(tǒng)的實現(xiàn)將大大減小系統(tǒng)的體積，降低系統(tǒng)的成本，提高系統(tǒng)的處理速度和可靠性。廠商也可能會提供便宜的但是編輯能力差的FPGA。這個結(jié)構(gòu)由一個或者多個可編輯的結(jié)果之和的邏輯組列和一些相對少量的鎖定的寄存器。 FPGA 的基本特點(diǎn)主要有： 1）采用 FPGA 設(shè)計 ASIC 電路，用戶不需要投片生產(chǎn)，就能得到合用的芯片。 加電時， FPGA 芯片將 EPROM 中數(shù)據(jù)讀入片內(nèi)編程 RAM 中，配置完成后， FPGA進(jìn)入工作狀態(tài)。如今，隨著 FPGA 向更高密度、更大容量、更低功耗和集成更多 IP 的方向發(fā)展，系統(tǒng)設(shè)計工程師在從這些優(yōu)異性能獲益的同時，不得不面對由于 FPGA 前所未有的性能和能力水平而帶來的新的設(shè)計挑戰(zhàn) . 基于 HDL 的 FPGA 設(shè)計流程 (1)設(shè)計流程圖 （ 1）設(shè)計定義 （ 2） HDL 實現(xiàn) 基于 FPGA 的等精度頻率計的設(shè)計與實現(xiàn) 5 說明： 邏輯仿真器主要指 modelsim， VerilogXL 等。在 Max+plusⅡ 上可以完成設(shè)計輸入、元件適配、時序仿真和功能仿真、編程下載整個流程，它提供了一種與結(jié)構(gòu)無關(guān)的設(shè)計環(huán)境，是設(shè)計者能方便地進(jìn)行設(shè)計輸入、快速處理和器件編程。 第 三 章 等精度頻率計 的設(shè)計原理 設(shè)計要求 : （ 1）對于頻率測試功能，測頻范圍為 Hz～ 200 MHz；對于測頻精度，測頻全域相對誤差恒為百萬分之一。時間基準(zhǔn)信號發(fā)生器提供標(biāo)準(zhǔn)的時間脈沖信號、若其周期為 1s。這兩種測量法的精度都與被測信號有關(guān)，因而它們屬于非等精度測量法。 系統(tǒng)的工作原理是，被測信號經(jīng)整形生成矩形波輸入到控制核心芯片 FPGA 的計數(shù)模塊，計數(shù)模塊根據(jù)所提供的矩形波上升沿計數(shù)，計數(shù)時間則由選通時間控制部分決定，根據(jù)頻率所處的范圍來決定檔位；將計數(shù)的結(jié)果給顯示電路，通過掃描，在數(shù)碼管上顯示頻率的大小。圖 3是本設(shè)計的頂層示意圖。 等精度頻率計可以由分頻電路、閘門、計數(shù)器、鎖存器、顯示電路和控制電路六部分組成。 qt :out std_logic_vector(3 downto 0))。139。139。 if t=1001 then i=1。 use 。)then state= first。 when second= if apluse=39。 end case。 end s_machine。 entity mux4 is port(s: in std_logic_vector(1 downto 0)。然后由 y 輸出其選擇的信號。其圖如（附圖）等精度頻率計原理圖所示： （ 2） 原理圖說明：計數(shù)器是由 8 個十進(jìn)制計數(shù)模塊（ ctmn10）和 T 觸發(fā)器組成， CLK 作為被測頻率的輸入端， EN 為使能端，當(dāng) enable(EN)=‘ 1’時，計數(shù)器計數(shù)，當(dāng) enable(EN)=‘ 0’時，計數(shù)器停止計數(shù)。 entity reg32 is port(ld,reset: in std_logic。event and ld=39。此脈沖的頻率為 1S。 use 。 signal state:state_type。 when f100k_t= if tover=39。 if this0=39。then 基于 FPGA 的等精度頻率計的設(shè)計與實現(xiàn) 23 state=start_f100k。139。139。139。 if this0=39。then state=start_f1k。then state=start_f1k。when start_f1k|f1k_t|f1k_over|f1k_low, 39。 基于 FPGA 的等精度頻率計的設(shè)計與實現(xiàn) 25 with state select unitdot=39。039。 控制器的 VHDL 程序說明：此程序是個總的控制器，它 用來實現(xiàn)整個系統(tǒng)的運(yùn)轉(zhuǎn)，系統(tǒng)的啟停、狀態(tài)的確定和轉(zhuǎn)移。 entity syncir is port(sin,clk: in std_logic。 end process。 fxover: in std_logic。當(dāng)輸入信號 S 全為基于 FPGA 的等精度頻率計的設(shè)計與實現(xiàn) 27 1時，超量程標(biāo)志 fxover 輸出為 1，即等精度頻率計處于超量程狀態(tài)。 architecture s_machine of equo is begin equalo=39。設(shè)計者可以用自己熟悉的設(shè)計工具（如原理圖輸入或硬件描述語言）建立設(shè)計，MAX+PLUSII 把這些設(shè)計轉(zhuǎn)自動換成最終所需的格式。 26 為 VCC， 57 為 GND,80、7 7 73 為數(shù)碼管 M1， 8 81 為數(shù)碼管 M2， 6為數(shù)碼管 M3, 11 1 10 為數(shù)碼管 M4，為增加顯示位數(shù)使用了動態(tài)掃描方式，將靜態(tài)顯示中的數(shù)碼管 M M M M8 的 8 個 I/O 口用于動態(tài)顯示數(shù)碼管的 8個段， 60、 6 62分發(fā)光二極管 L2， L3， L4。因為 MAX 系列編程信息以 EEPROM 方式保存， FLEX 系列編程信息采用 SRAM 方式保存，所以掉電后， MAX 系列編程信息不會丟掉，而 FLEX 系列的配置信息會丟掉，需系統(tǒng)每次上電后重新配置。 頻率測試時序圖如下所示： 脈寬測試時序圖如下所示： 基于 FPGA 的等精度頻率計的設(shè)計與實現(xiàn) 32 總結(jié) 通過這兩個月的畢業(yè)設(shè)計，使我不但掌握了更多理論知識，也進(jìn)一步提高了我的實際操作能力，使我在大學(xué)三年里學(xué)到的東西得到了充分的驗證、消化和掌握。其測量精度也很高，主要是可任意設(shè)計微分電路、同步電路 ，使計數(shù)準(zhǔn)確，達(dá)到高精度。 基于 FPGA 的等精度頻率計的設(shè)計與實現(xiàn) 33 致謝 本次設(shè)計是在 陸應(yīng)華 老師的精心指導(dǎo)下完成的，在此表示忠心的感謝！再次感謝各位老師對我的精心栽培，感謝各位領(lǐng)導(dǎo)對我的熱心關(guān)懷和支持，感謝學(xué)校給我們提供的物資上的支持，讓我們能全身心的投入設(shè)計。盡我所知，除文中已經(jīng)特別注明引用的內(nèi)容和致謝的地方外，本論文不包含任何其他個人或集體已經(jīng)發(fā)表或撰寫過的研究成果。 作者簽名 : 二〇 一 〇年 九 月 二十 日 畢業(yè)設(shè)計（論文）使用授權(quán)聲明 本人完全了解 濱州學(xué)院 關(guān)于收集、保存、使用畢業(yè)設(shè)計（論文）的規(guī)定。沒有他們的幫助，我將 無法順利完成這次設(shè)計。 致 謝 四年的大學(xué)生活就快走入尾聲，我們的校園生活就要劃上句號，心中是無盡的難舍與眷戀。是他們在我畢業(yè)的最后關(guān)頭給了我們巨大的幫助與鼓勵， 給了我很多解決問題的思路， 在此表示衷心的感激。他無論在理論上還是在實踐中，都給與我很大的幫助，使我得到不少的提高這對于我以后的工作和學(xué)習(xí)都有一種巨大的幫助，感謝 他 耐心的輔導(dǎo)。 回首四年，取得了些許成績，生活中有快樂也有艱辛。郭謙功老師淵博的知識、嚴(yán)謹(jǐn)?shù)淖黠L(fēng)和誨人不倦的態(tài)度給我留下了深刻的印象。 （保密論文在解密后遵守此規(guī)定） 作者簽名 : 二〇 一 〇年 九 月 二十 日 基于 FPGA 的等精度頻率計的設(shè)計與實現(xiàn) 37 致 謝 時間飛逝， 大學(xué) 的學(xué)習(xí)生活很快就要過去，在這 四年 的學(xué)習(xí)生活中，收獲了很多，而這些成績的取得是和一直關(guān)心幫助我的人分不開的。本人完全意識到本聲明的法律結(jié)果由本人承擔(dān)。本次畢業(yè)設(shè)計，我的設(shè)計能力、動手能力得到了很大的提 高。而其電路，可由自己設(shè)計基本模塊，然后再連接整個設(shè)計，這可以簡化電路，可以隨意更改電路。從中使我了解了 VHDL 電路設(shè)計語言的強(qiáng)大功能，其電路設(shè)計的簡化性、精確性和靈活性。 b..從“ MAX+plusⅡ”菜單下選擇“ Programmer” 在打開的對話框中單擊 ”configure” 即可完成配置。 （ 2）完成上述管腳鎖定之后，重新編譯使之生效，此時回到原來設(shè)計的文件中可看到輸入信號旁有其對應(yīng)的腳號。對于一般幾千門的電路設(shè)計，使用 MAX+PLUSII，從設(shè)計輸入到器件編程完畢，用戶拿到設(shè)計好的邏輯電路，大約只需幾小時。 when a=0000 else 39。以達(dá)到較精確的計數(shù)結(jié)果。 end cover。 程序說明：輸入信號 sin 在時鐘 clk 的上升沿時輸入，這就保證了輸入和時鐘同步。 end syncir。 等精度頻率計的總電路設(shè)計 等精度頻率計是對被測信號的頻率進(jìn)行測量。 with state select fxover=39