【正文】 4QC5QD6CLK8CLR9QE10QF11QG12QH13U4 74LS164A1B2QA3QB4QC5QD6CLK8CLR9QE10QF11QG12QH13U3 74LS164A1B2QA3QB4QC5QD6CLK8CLR9QE10QF11QG12QH13U2 74LS164R101KΩR111KΩR121KΩR131KΩI/OI/OI/O長春理工大學(xué)本科畢業(yè)設(shè)計(jì) 18 頻率計(jì)軟件 利用 Max+plusII的編程環(huán)境，編寫分頻器模塊、閘門定時(shí)信號(hào)模塊、測頻 控制信號(hào)發(fā)生器模塊 、計(jì)數(shù)器模塊、鎖存器模塊、顯示模塊部分程序。 QD）是進(jìn)位輸出。 閘門定時(shí)模塊 在本設(shè)計(jì)中，對(duì)于 4 位十進(jìn)制計(jì)數(shù)器來說，當(dāng)閘門信號(hào)的最大采樣時(shí)間為1s 時(shí)，其計(jì)數(shù)值在 0～ 9999 之間，則其最大頻率為 9999Hz，此即為頻率計(jì)電路工作的 1 檔；當(dāng)閘門信號(hào)的最大采樣時(shí)間為 （ 100ms）時(shí)，其計(jì)數(shù)值在 0～9999 之間 ，把它轉(zhuǎn)換為頻率則為最小頻率 10Hz，最大頻率為 ，此即為頻率計(jì)電路工作的 2 檔；當(dāng)閘門信號(hào)的最大采樣時(shí)間為 （ 10ms）時(shí)，其計(jì)數(shù)值在 0～ 9999 之間，把它轉(zhuǎn)換為頻率則為 100Hz，最大頻率為 ，此即為頻率計(jì)電路的 3 檔；當(dāng)閘門信號(hào)的最大采樣時(shí)間為 （ 1ms）時(shí)，其計(jì)數(shù)值在 0～ 9999 之間，把它轉(zhuǎn)換成頻率為 1000Hz，最大頻率為 ，此即為頻率計(jì)工作的 4 檔。 測頻 控制信號(hào)發(fā)生器模塊 測頻 控制信號(hào)發(fā)生器模塊： 每次測量時(shí)，用由時(shí)基信號(hào)產(chǎn)生的閘門信號(hào)啟動(dòng)計(jì)數(shù)器，對(duì)輸入脈沖信號(hào)計(jì)數(shù)，閘門信號(hào)結(jié)束即將計(jì)數(shù)結(jié)果送入鎖存器，然后計(jì)數(shù)器清 零，準(zhǔn)備下一次計(jì)數(shù)。 輸入 VHDL 源程序。 1時(shí)間分析：選取窗口菜單 Utilities→ Analyze Timing，再選取窗口菜單Analysis→ Delay Matrix，產(chǎn)生時(shí)間分析結(jié)果。方法同上。但鍵入文件名是 CNT10。 鎖存器的各個(gè)引腳的意義是： LOAD：輸入使能信號(hào)； DIN：輸入數(shù)據(jù)； DOUT：輸出數(shù)據(jù)。 譯碼器各個(gè)引腳的意義是： BCD：數(shù)據(jù)輸入； DOUT：數(shù)據(jù)輸出。第二步是加電后檢查各芯片插座上有關(guān)引腳的電位，仔細(xì)測量各點(diǎn)電平是否正常，尤其應(yīng)注意 CPLD芯片插座的各點(diǎn)電位，若有高壓，與在線仿真器連機(jī)調(diào)試時(shí)，將會(huì)損壞在線仿真器。電平檢查法可首先檢查出邏輯設(shè)計(jì)是否正確，選用的元器件是否符合要求，邏輯關(guān)系是否匹配，元 器件連接關(guān)系是否符合要求等。在“ AddExtra Devices as Needed”項(xiàng)前打上對(duì)勾后，選“ OK”，編譯通過，如圖 53所示。用戶樣機(jī)中的硬件故障（如各個(gè)部件內(nèi)部存在的故障和部件之間連接的邏輯錯(cuò)誤）主要是靠連機(jī)在線仿真來排除的。常用是 220V的交流電源，用萬用表電壓檔測試各元器件插座上相應(yīng)電源引腳 電壓數(shù)值是否正確，極性是否符合。但鍵入文件名是 LED7。但鍵入文件名是 REG4B。 軟件仿真：步驟同上。計(jì)數(shù)器是數(shù)字系統(tǒng)的一種基本部件，是典型的時(shí)序電路。 引入輸入和輸出腳：選取窗口菜單 Node→ Enter Nodes from SNF，出現(xiàn)對(duì)話框，打擊 list 按鈕，選擇 Available Nodes 中的輸入與輸出，按“ =”鍵將CLK EN、 CLR、 LOAD 移至右邊，單擊 OK 按鈕并進(jìn)行波形編輯。 保存并查錯(cuò)：選取窗口菜單 File→ Project→ Save﹠ Check，即可對(duì)電路文件保存并進(jìn)行檢查。 EN信號(hào) 控制著清零信號(hào)、計(jì)數(shù)使能信號(hào)以及鎖存信號(hào)。為產(chǎn)生四種不同的閘門信號(hào) T，可有一組 3 級(jí)模 10 計(jì)數(shù)器對(duì) 1000Hz信號(hào)進(jìn)行分頻，為控制信號(hào)發(fā)生器提供四種不同的頻率信號(hào)，通過數(shù)據(jù)選擇器 41MUX 利用量程選擇開關(guān)控制閘門信號(hào) T 的基準(zhǔn)時(shí)鐘。 EN：輸入使能信號(hào)； CLK：輸入時(shí)鐘信號(hào)； Q：輸出信號(hào)； 利用 1 個(gè) 74161 器件、 2 個(gè)輸入器件、 1 個(gè)輸出器件和 1 個(gè) count1000 器件即 可連線連接成一個(gè) fpq4000 器件。其設(shè)計(jì)時(shí)分為兩部分： （ 1） count1000 的設(shè)計(jì)。 鍵盤電路如圖 ，其中 sw1為復(fù)位鍵， sw2~sw5這四個(gè)鍵位命令鍵。前一個(gè)移位寄存器的輸出端也與下一個(gè)移位寄存器的輸入端 A、 B 相連，這樣首尾相連，直到傳送 4位顯示數(shù)為止。 因測頻范圍在 0至 之間，所以不需要較 大改動(dòng)即可滿足要求。 顯示模塊：控制共陰極數(shù)碼管顯示、輸出。 具體的各模塊的作用是： 校正模塊：當(dāng)輸入被測信號(hào)為標(biāo)準(zhǔn)信號(hào)時(shí)，標(biāo)準(zhǔn)信號(hào)的頻率就會(huì)在數(shù)碼管上顯示出來，可以更加有效的驗(yàn)證頻率計(jì)設(shè)計(jì)的可靠性。 顯示模塊：控制共陰極數(shù)碼管顯示、輸出。鎖存器的設(shè)計(jì)要求為若已有 4 位 B C D 碼存于此模塊的輸入口，在鎖存信號(hào)的上跳沿后即被鎖存到寄存器內(nèi)部，并由寄存器的輸出端輸出，然后有實(shí)驗(yàn)箱上 7 段譯碼器譯成能在數(shù)碼管上顯示輸出的相應(yīng)數(shù)值。在停止計(jì)數(shù)期間，首先需要一個(gè)鎖存信號(hào)的上跳沿將計(jì)數(shù)器在前 1 s 的計(jì)數(shù)值鎖存進(jìn)數(shù)據(jù)鎖存器中，并由外部的 7 段譯碼器譯出，并穩(wěn)定顯示。并且具有超量程報(bào)警功能。 直接測頻法控制波形圖如下： TN閘 門 信 號(hào)標(biāo) 準(zhǔn) 信 號(hào)被 測 信 號(hào) 圖 32 直接測頻法時(shí)序控制波 形圖 直接測頻法的一般思路是：在精確規(guī)定計(jì)數(shù)允許周期 T 內(nèi)，計(jì)數(shù)器對(duì)被測信號(hào)的周期（脈沖）數(shù)進(jìn)行計(jì)數(shù)，計(jì)數(shù)允許周期 T 的長度決定了被測信號(hào)頻率的范圍。所謂自頂向下的設(shè)計(jì)，就是設(shè)計(jì)者首先從 整體上規(guī)劃整個(gè)系統(tǒng)的功能和性能，然后對(duì)系統(tǒng)進(jìn)行劃分，分解為規(guī)模較小、功能較為簡單的局部模塊，并確立它們之間的相互關(guān)系，這種劃分過程可以不斷地進(jìn)行下去，直到劃分得到的單元可以映射到物理實(shí)現(xiàn)。 編程 校驗(yàn) ： 用驗(yàn)證仿真確認(rèn)的配置文件經(jīng) EPROM 或編程電纜配置可編程器件，加入實(shí)際激勵(lì)，進(jìn)行測試，以檢查是否完成預(yù)定功能。 Max+plusII 支持的設(shè)計(jì)輸入方式主要有 4 種：圖形輸入（ gdf 文件）、 AHDL語言（ Altera 公司自定義的 HDL）、 VerilogHDL 以及 VHDL。 Max+PlusⅡ 界面友好、使用便捷，被譽(yù)為業(yè)界最易用易學(xué)的 EDA 軟件。適配所選定的目標(biāo)器件（ FPGA/CPLD芯片）必須屬于原綜合器指定的目標(biāo)器件系列。波形設(shè)計(jì)輸入適合用于時(shí)序邏輯和有重復(fù)性的邏輯函數(shù)，系統(tǒng)軟件可以根據(jù)用戶定義的輸入 /輸出波形自動(dòng)生成邏輯關(guān)系。 CPLD 也 是一種用戶根據(jù)各自需要而自行構(gòu)造邏輯功能的數(shù)字集成電路。 一個(gè) VHDL設(shè)計(jì)由若干個(gè) VHDL文件構(gòu)成，每個(gè)文件主要包含如下三個(gè)部分中的一個(gè)或全部： 程序包（ Package）； 實(shí)體（ Entity）； 長春理工大學(xué)本科畢業(yè)設(shè)計(jì) 4 結(jié)構(gòu)體（ Architecture）。 EDA技術(shù)使得電子領(lǐng)域各學(xué)科的界限更加模糊，更加互為包容： 模擬與數(shù)字、軟件與硬件、系統(tǒng)與器件、 ASIC與 GPGA、行為與結(jié)構(gòu)等。 在 CPLD 基礎(chǔ)上分別采用直 接測頻法、等精度測頻法來實(shí)現(xiàn)對(duì)頻率的測量。大大的簡化了電路結(jié)構(gòu)，提高了電路穩(wěn)定性。但這種方法硬件連線復(fù)雜、可靠性差，且在實(shí)際應(yīng)用中往往需要外加擴(kuò)展 芯片 ，這無疑會(huì)增大控制系統(tǒng)的體積，還會(huì)增加引入干擾的可能性。 頻率計(jì)設(shè)計(jì)的目的和意義 毫無疑問，無論是在科技研究還是在實(shí)際應(yīng)用中，頻率測量 都是最基本的測量且其作用都顯得尤為重要。 CPLD長春理工大學(xué)本科畢業(yè)設(shè)計(jì) I 目 錄 摘 要 ............................................................... I ABSTRACT........................................................... II 第 1 章 緒論 ......................................................... 1 背景 .......................................................... 1 頻率計(jì)設(shè)計(jì)的目的和意義 ........................................ 1 論文所做的工作及研究內(nèi)容 ...................................... 2 第 2 章 設(shè)計(jì)環(huán)境介紹 ................................................. 3 EDA 技術(shù)的發(fā)展及 VHDL 簡介 ...................................... 3 EDA 技術(shù)的發(fā)展 ............................................. 3 VHDL 簡介 .................................................. 3 CPLD 器件及其特點(diǎn) .......................................... 4 基于 EDA 的 CPLD/FPGA 設(shè)計(jì)流程 .................................. 4 設(shè)計(jì)輸 入 .................................................. 4 綜合 ...................................................... 5 適配 ...................................................... 5 時(shí)序仿真與功能仿真 ........................................ 5 編程下載 .................................................. 5 硬件測試 .................................................. 5 MAX+PLUSⅡ開發(fā)工具 ............................................. 6 Max+PlusⅡ開發(fā)系統(tǒng)的特點(diǎn) .................................. 6 Max+PlusⅡ的功能 .......................................... 6 Max+PlusⅡ的設(shè)計(jì)過程 ...................................... 6 第 3 章 頻率計(jì)的設(shè)計(jì)原理及方案 ....................................... 8 頻率計(jì)的設(shè)計(jì)原理 .............................................. 8 直接測頻法原理 ............................................ 9 等精度測頻法原理 .......................................... 9 頻率計(jì)的設(shè)計(jì)方案 ............................................. 10 基于直接測頻法的設(shè)計(jì)方案 ................................. 10 基于等精度測頻法的設(shè)計(jì)方案 ............................... 11 第 4 章 頻率計(jì)硬件與軟件 ............................................ 14 頻率計(jì)硬件 ................................................... 14 電源部分 ................................................. 14 整形部分 ................................................. 15 長春理工大學(xué)本科畢業(yè)設(shè)計(jì) II CPLD 芯片 ................................................. 15 顯示部分 ................................................. 16 鍵盤部分 ................................................. 17