【正文】 4QC5QD6CLK8CLR9QE10QF11QG12QH13U4 74LS164A1B2QA3QB4QC5QD6CLK8CLR9QE10QF11QG12QH13U3 74LS164A1B2QA3QB4QC5QD6CLK8CLR9QE10QF11QG12QH13U2 74LS164R101KΩR111KΩR121KΩR131KΩI/OI/OI/O長春理工大學本科畢業(yè)設計 18 頻率計軟件 利用 Max+plusII的編程環(huán)境，編寫分頻器模塊、閘門定時信號模塊、測頻 控制信號發(fā)生器模塊 、計數器模塊、鎖存器模塊、顯示模塊部分程序。 QD）是進位輸出。 閘門定時模塊 在本設計中，對于 4 位十進制計數器來說，當閘門信號的最大采樣時間為1s 時，其計數值在 0～ 9999 之間，則其最大頻率為 9999Hz，此即為頻率計電路工作的 1 檔；當閘門信號的最大采樣時間為 （ 100ms）時，其計數值在 0～9999 之間 ，把它轉換為頻率則為最小頻率 10Hz，最大頻率為 ，此即為頻率計電路工作的 2 檔；當閘門信號的最大采樣時間為 （ 10ms）時，其計數值在 0～ 9999 之間，把它轉換為頻率則為 100Hz，最大頻率為 ，此即為頻率計電路的 3 檔；當閘門信號的最大采樣時間為 （ 1ms）時，其計數值在 0～ 9999 之間，把它轉換成頻率為 1000Hz，最大頻率為 ，此即為頻率計工作的 4 檔。 測頻 控制信號發(fā)生器模塊 測頻 控制信號發(fā)生器模塊： 每次測量時，用由時基信號產生的閘門信號啟動計數器，對輸入脈沖信號計數，閘門信號結束即將計數結果送入鎖存器，然后計數器清 零，準備下一次計數。 輸入 VHDL 源程序。 1時間分析：選取窗口菜單 Utilities→ Analyze Timing，再選取窗口菜單Analysis→ Delay Matrix，產生時間分析結果。方法同上。但鍵入文件名是 CNT10。 鎖存器的各個引腳的意義是： LOAD：輸入使能信號； DIN：輸入數據； DOUT：輸出數據。 譯碼器各個引腳的意義是： BCD：數據輸入； DOUT：數據輸出。第二步是加電后檢查各芯片插座上有關引腳的電位，仔細測量各點電平是否正常，尤其應注意 CPLD芯片插座的各點電位，若有高壓，與在線仿真器連機調試時，將會損壞在線仿真器。電平檢查法可首先檢查出邏輯設計是否正確，選用的元器件是否符合要求，邏輯關系是否匹配，元 器件連接關系是否符合要求等。在“ AddExtra Devices as Needed”項前打上對勾后，選“ OK”，編譯通過，如圖 53所示。用戶樣機中的硬件故障（如各個部件內部存在的故障和部件之間連接的邏輯錯誤）主要是靠連機在線仿真來排除的。常用是 220V的交流電源，用萬用表電壓檔測試各元器件插座上相應電源引腳 電壓數值是否正確，極性是否符合。但鍵入文件名是 LED7。但鍵入文件名是 REG4B。 軟件仿真：步驟同上。計數器是數字系統(tǒng)的一種基本部件，是典型的時序電路。 引入輸入和輸出腳：選取窗口菜單 Node→ Enter Nodes from SNF，出現(xiàn)對話框，打擊 list 按鈕，選擇 Available Nodes 中的輸入與輸出，按“ =”鍵將CLK EN、 CLR、 LOAD 移至右邊，單擊 OK 按鈕并進行波形編輯。 保存并查錯：選取窗口菜單 File→ Project→ Save﹠ Check，即可對電路文件保存并進行檢查。 EN信號 控制著清零信號、計數使能信號以及鎖存信號。為產生四種不同的閘門信號 T，可有一組 3 級模 10 計數器對 1000Hz信號進行分頻，為控制信號發(fā)生器提供四種不同的頻率信號，通過數據選擇器 41MUX 利用量程選擇開關控制閘門信號 T 的基準時鐘。 EN：輸入使能信號； CLK：輸入時鐘信號； Q：輸出信號； 利用 1 個 74161 器件、 2 個輸入器件、 1 個輸出器件和 1 個 count1000 器件即 可連線連接成一個 fpq4000 器件。其設計時分為兩部分： （ 1） count1000 的設計。 鍵盤電路如圖 ，其中 sw1為復位鍵， sw2~sw5這四個鍵位命令鍵。前一個移位寄存器的輸出端也與下一個移位寄存器的輸入端 A、 B 相連，這樣首尾相連，直到傳送 4位顯示數為止。 因測頻范圍在 0至 之間，所以不需要較 大改動即可滿足要求。 顯示模塊：控制共陰極數碼管顯示、輸出。 具體的各模塊的作用是： 校正模塊：當輸入被測信號為標準信號時，標準信號的頻率就會在數碼管上顯示出來，可以更加有效的驗證頻率計設計的可靠性。 顯示模塊：控制共陰極數碼管顯示、輸出。鎖存器的設計要求為若已有 4 位 B C D 碼存于此模塊的輸入口，在鎖存信號的上跳沿后即被鎖存到寄存器內部，并由寄存器的輸出端輸出，然后有實驗箱上 7 段譯碼器譯成能在數碼管上顯示輸出的相應數值。在停止計數期間，首先需要一個鎖存信號的上跳沿將計數器在前 1 s 的計數值鎖存進數據鎖存器中，并由外部的 7 段譯碼器譯出，并穩(wěn)定顯示。并且具有超量程報警功能。 直接測頻法控制波形圖如下： TN閘 門 信 號標 準 信 號被 測 信 號 圖 32 直接測頻法時序控制波 形圖 直接測頻法的一般思路是：在精確規(guī)定計數允許周期 T 內，計數器對被測信號的周期（脈沖）數進行計數，計數允許周期 T 的長度決定了被測信號頻率的范圍。所謂自頂向下的設計，就是設計者首先從 整體上規(guī)劃整個系統(tǒng)的功能和性能，然后對系統(tǒng)進行劃分，分解為規(guī)模較小、功能較為簡單的局部模塊，并確立它們之間的相互關系，這種劃分過程可以不斷地進行下去，直到劃分得到的單元可以映射到物理實現(xiàn)。 編程 校驗 ： 用驗證仿真確認的配置文件經 EPROM 或編程電纜配置可編程器件，加入實際激勵，進行測試，以檢查是否完成預定功能。 Max+plusII 支持的設計輸入方式主要有 4 種：圖形輸入（ gdf 文件）、 AHDL語言（ Altera 公司自定義的 HDL）、 VerilogHDL 以及 VHDL。 Max+PlusⅡ 界面友好、使用便捷，被譽為業(yè)界最易用易學的 EDA 軟件。適配所選定的目標器件（ FPGA/CPLD芯片）必須屬于原綜合器指定的目標器件系列。波形設計輸入適合用于時序邏輯和有重復性的邏輯函數，系統(tǒng)軟件可以根據用戶定義的輸入 /輸出波形自動生成邏輯關系。 CPLD 也 是一種用戶根據各自需要而自行構造邏輯功能的數字集成電路。 一個 VHDL設計由若干個 VHDL文件構成，每個文件主要包含如下三個部分中的一個或全部： 程序包（ Package）； 實體（ Entity）； 長春理工大學本科畢業(yè)設計 4 結構體（ Architecture）。 EDA技術使得電子領域各學科的界限更加模糊，更加互為包容： 模擬與數字、軟件與硬件、系統(tǒng)與器件、 ASIC與 GPGA、行為與結構等。 在 CPLD 基礎上分別采用直 接測頻法、等精度測頻法來實現(xiàn)對頻率的測量。大大的簡化了電路結構，提高了電路穩(wěn)定性。但這種方法硬件連線復雜、可靠性差，且在實際應用中往往需要外加擴展 芯片 ，這無疑會增大控制系統(tǒng)的體積，還會增加引入干擾的可能性。 頻率計設計的目的和意義 毫無疑問，無論是在科技研究還是在實際應用中，頻率測量 都是最基本的測量且其作用都顯得尤為重要。 CPLD長春理工大學本科畢業(yè)設計 I 目 錄 摘 要 ............................................................... I ABSTRACT........................................................... II 第 1 章 緒論 ......................................................... 1 背景 .......................................................... 1 頻率計設計的目的和意義 ........................................ 1 論文所做的工作及研究內容 ...................................... 2 第 2 章 設計環(huán)境介紹 ................................................. 3 EDA 技術的發(fā)展及 VHDL 簡介 ...................................... 3 EDA 技術的發(fā)展 ............................................. 3 VHDL 簡介 .................................................. 3 CPLD 器件及其特點 .......................................... 4 基于 EDA 的 CPLD/FPGA 設計流程 .................................. 4 設計輸 入 .................................................. 4 綜合 ...................................................... 5 適配 ...................................................... 5 時序仿真與功能仿真 ........................................ 5 編程下載 .................................................. 5 硬件測試 .................................................. 5 MAX+PLUSⅡ開發(fā)工具 ............................................. 6 Max+PlusⅡ開發(fā)系統(tǒng)的特點 .................................. 6 Max+PlusⅡ的功能 .......................................... 6 Max+PlusⅡ的設計過程 ...................................... 6 第 3 章 頻率計的設計原理及方案 ....................................... 8 頻率計的設計原理 .............................................. 8 直接測頻法原理 ............................................ 9 等精度測頻法原理 .......................................... 9 頻率計的設計方案 ............................................. 10 基于直接測頻法的設計方案 ................................. 10 基于等精度測頻法的設計方案 ............................... 11 第 4 章 頻率計硬件與軟件 ............................................ 14 頻率計硬件 ................................................... 14 電源部分 ................................................. 14 整形部分 ................................................. 15 長春理工大學本科畢業(yè)設計 II CPLD 芯片 ................................................. 15 顯示部分 ................................................. 16 鍵盤部分 ................................................. 17