【正文】 ，只是在進(jìn)行計(jì)算時(shí)公式不同，在周期1/T代換頻率f即可，其計(jì)算公式為Tx=Ts*Ns/Nx從降低電路的復(fù)雜度及提高精度（特別是高頻）上考慮，本設(shè)計(jì)擬采用方法②測(cè)量被測(cè)信號(hào)的周期。P3口為L(zhǎng)ED的串行顯示控制口；系統(tǒng)設(shè)置5個(gè)功能鍵：占空比，脈寬，周期，頻率，和復(fù)位。 測(cè)頻模塊邏輯圖 各模塊功能和工作步驟如下： 測(cè)頻/測(cè)周期的實(shí)現(xiàn)被測(cè)信號(hào)脈沖從CONTRL模塊的FIN端輸入，標(biāo)準(zhǔn)頻率信號(hào)從CONTRL 的FSD端輸入，CONTRL的CLR是此模塊電路的工作初始化信號(hào)輸入端。該信號(hào)的上沿和下沿信號(hào)對(duì)應(yīng)于未經(jīng)處理時(shí)的被測(cè)信號(hào)50%,CLR為初始化信號(hào). 脈沖寬度測(cè)量原理圖測(cè)量脈沖寬度的工作步驟如下:① 向CONTRL的CLR端送一個(gè)脈沖以便進(jìn)行電路的工作狀態(tài)初始化.② 將GATE的CNL端置高電平,表示開始脈沖寬度測(cè)量,這時(shí)CNT2的輸入信號(hào)為FSD.③ 在被測(cè)脈沖的上沿到來時(shí),CONTRL2的PUL端輸出高電平,標(biāo)準(zhǔn)頻率信號(hào)進(jìn)入計(jì)數(shù)器CNT2.④ 在被測(cè)脈沖的下沿到來時(shí),CONTRL2的PUL端輸出低電平,計(jì)數(shù)器CNT2被關(guān)斷.⑤ 由單片機(jī)讀出計(jì)數(shù)器CNT2的結(jié)果,并通過上述測(cè)量原理公式計(jì)算出脈沖寬度.CONTRL2子模塊的主要特點(diǎn)是:電路的設(shè)計(jì)保證了只有CONTRL2被初始化后才能工作,然后在檢測(cè)到下沿時(shí),PUL輸出為低電平:ENDD輸出高電平以便通知單片機(jī)測(cè)量計(jì)數(shù)已經(jīng)結(jié)束:如果先檢測(cè)到下沿,PUL并無變化。它的主要特性是：片內(nèi)含有 32 KB的 Flash程序存儲(chǔ)器，擦寫周期為 1000次。在編程和校驗(yàn)時(shí)，可用做輸入低8位地址。用做輸入時(shí)，應(yīng)先將輸出鎖存器置 1．在編程／校驗(yàn)時(shí)．P3口接收某些控制信號(hào)。在編程校驗(yàn)時(shí)，該引腳可接VCC。3．電原線 VCC——電源電壓輸入。1．空閑模式 應(yīng)用軟件使PCON中的IDL＝l，系統(tǒng)便可進(jìn)入空閑模式．由于PCON不可位尋址，進(jìn)入空閑模式可采用如下指令： MOV A，PCON SETB ACC，0 ；IDL=l MOV PCON，A系統(tǒng)進(jìn)入空閑模式后，CPU處于休眠狀態(tài)．振蕩器和片內(nèi)外圍單元（中斷系統(tǒng)、定時(shí)器、I／O口、串行口）仍然有效．片內(nèi)RAM和SFR中的內(nèi)容保留不變。主要單片機(jī)控制與運(yùn)算程序流程圖： 測(cè)周期子程序流程圖 主程序流程圖 顯示子程序流程圖 頻率，周期計(jì)數(shù)子程序流程圖 測(cè)頻率子程序流程圖 脈寬，占空比計(jì)數(shù)子程序流程圖 軟件調(diào)試系統(tǒng)支持CPLD和FPGA設(shè)計(jì)的軟件有很多種，這里我使用由ALTERA公司開發(fā)的MAX+PLUSII工具軟件，該軟件方便易用，功能全面，能滿足用戶各種各樣的設(shè)計(jì)需要，概括起來MAX+PLUSII開發(fā)系統(tǒng)具有如下幾個(gè)特點(diǎn)。5．良好的開放性和數(shù)據(jù)互換性 MAX+PLUSII可與其他工業(yè)標(biāo)準(zhǔn)的設(shè)計(jì)輸入，綜合與校驗(yàn)工具連接。 第一次測(cè)試 根據(jù)試驗(yàn)箱的操作，分別用按鈕D12控制測(cè)頻/占空比的轉(zhuǎn)換，用D15控制清零，用D16 控制開始測(cè)量。 次數(shù)（HZ）被測(cè)頻率N1N2N3N411111444341616161616646464646425625525625625616384163841638416384163846553665535655356555365536750k749974749974749974749974150000014999461499949149994914999496000000599979659997965999792599979612000000119995921199958911999589119995925000000050000614500008075000079050000843 有上面的測(cè)試結(jié)果可見，測(cè)試頻率可以高達(dá)50mhz，看來我們的程序是可行的，對(duì)于粗略的測(cè)試還是比較準(zhǔn)確的。②統(tǒng)的聯(lián)合調(diào)試 在各個(gè)單元電路調(diào)試好后即可進(jìn)行系統(tǒng)聯(lián)調(diào)。 設(shè)計(jì)技巧分析(1) 在系統(tǒng)總體設(shè)計(jì)方面，充分利用單片機(jī)和FPGA/CPLD各自的優(yōu)勢(shì)，將測(cè)控的主體分配給FPGA/CPLD，既可滿足頻測(cè)對(duì)速度方面的要求和多I/O口的要求，同時(shí)利用單片機(jī)具有良好的人機(jī)接口和控制運(yùn)算的功能，可以較簡(jiǎn)單地實(shí)現(xiàn)鍵盤和顯示控制以及數(shù)據(jù)處理運(yùn)算。VHDL語言中設(shè)計(jì)實(shí)體，程序包，涉及庫，為設(shè)計(jì)人員重復(fù)利用別人的設(shè)計(jì)提供了技術(shù)手段。這是一種用形式化方法來描述數(shù)字電路和設(shè)計(jì)數(shù)字邏輯系統(tǒng)的語言。一個(gè)大規(guī)模的設(shè)計(jì)不可能由一個(gè)人獨(dú)立完成，必須由多人共同承擔(dān)，VHDL為設(shè)計(jì)的分解和設(shè)計(jì)的再利用提供了有力的支持。這一層次稱為寄存器傳輸描述（又稱數(shù)據(jù)流描述）。應(yīng)用邏輯綜合工具產(chǎn)生的門級(jí)網(wǎng)絡(luò)表，將其轉(zhuǎn)換成PLD的編程碼點(diǎn)，即可利用PLD實(shí)現(xiàn)硬件電路的設(shè)計(jì)。其三是閱讀方便。3）FPGA內(nèi)部有豐富的觸發(fā)器和I／O引腳。掉電后，F(xiàn)PGA恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此，F(xiàn)PGA能夠反復(fù)使用。大規(guī)?？删幊踢壿嬈骷﨔PGA是當(dāng)今應(yīng)用最廣泛的可編程專用集成電路（ASIC）。通過軟件仿真，我們可以事先驗(yàn)證設(shè)計(jì)的正確性。就FPGA和CPLD開發(fā)而言，比較流行的HDL主要有Verilog HDL、VHDL、ABELHDL和 AHDL 等，其中VHDL和Verilog HDL因適合標(biāo)準(zhǔn)化的發(fā)展方向而最終成為IEEE標(biāo)準(zhǔn)。CPLD由于采用連續(xù)連接結(jié)構(gòu)，易于預(yù)測(cè)延時(shí)，從而使電路仿真更加準(zhǔn)確，可用于各種數(shù)字化是電子設(shè)計(jì)的必由之路也是必然的發(fā)展趨勢(shì)。此外，利用CPLD進(jìn)行數(shù)字系統(tǒng)設(shè)計(jì)可大大縮短設(shè)計(jì)周期，大幅度的減少設(shè)計(jì)費(fèi)用，降低設(shè)計(jì)風(fēng)險(xiǎn)。運(yùn)用單片機(jī)AT89C51和FPGA的結(jié)合，制作完成了頻率計(jì)。鍵盤信號(hào)搜索 KCACOM: LCALL KCOM1 。 鍵3控制 RET。 LLLLLLLLLLLLLLLLLLLLLLLLLLLLLLLLLLLLLLLLLLLLLLLLLLLLLLLLLLLLLLLL。 CL : 預(yù)置門打開 WWTT: JNB ,WWTT 。 SEL0 LCALL DELAY3 MOV A,P0 LCALL DELAY2 MOV 20H,A 。 SEL0 23H,22H,21H,20H 標(biāo)準(zhǔn)頻率計(jì)數(shù) SETB 。 SEL0 CLR 。 SEL2 LCALL DELAY3 MOV A,P0 LCALL DELAY2 MOV 27H,A 。16H 。00H MOV 4CH,01H 。 LJMP TESTF 。 7 BYTE HEX TO 8 BYTE BCD : HEX(3XH30H)BCD(4XH40H) MUBTD: MOV R0,40H MOV R7,08H CLR A LOPP1: MOV R0,A INC R0 DJNZ R7,LOPP1MOV R7,38H LOOP4: MOV R1,30H MOV 。 顯示子程序 MOV R3,08H MOV R1,72HNOPOT0: MOV A,R1 。31H MOV 4EH,2DH 。0BCH MOV 4CH,00H 。16H 。 SEL2 LCALL DELAY3 MOV A,P0 LCALL DELAY2 MOV 25H,ACLR 。 SEL2LCALL DELAY3 MOV A,P0 LCALL DELAY2 MOV 23H,A 。 SEL0 CLR 。 已經(jīng)開始計(jì)數(shù)，設(shè)置計(jì)數(shù)時(shí)間 CLR 。 F = {(TCLK X 50MHz ) X 1000000} / BCLKIF 1=3 TESTF: LCALL DELAY2 SETB 。 測(cè)相差 。 66666666666666666666666666666666666666666666666KN888: LJMP KN88 KCOM1: CJNE A,00H,KN888 。但由于在編寫程序的過程中，對(duì)數(shù)據(jù)的設(shè)置處理精度不高，最后顯示得結(jié)果沒有小數(shù)位的顯示，而對(duì)于低頻的顯示結(jié)果誤差就相對(duì)較大。頻率測(cè)量系統(tǒng)綜合采用測(cè)頻法和測(cè)周期法,使兩者的測(cè)量帶寬得到了互補(bǔ),而且采用了延時(shí)為納秒級(jí)的CPLD來實(shí)現(xiàn)，,由于采用了全數(shù)字化設(shè)計(jì)，系統(tǒng)穩(wěn)定可靠，抗干擾能力強(qiáng)，,系統(tǒng)設(shè)計(jì)簡(jiǎn)單易行,而且十分易于升級(jí). 采用VDHL 編程設(shè)計(jì)實(shí)現(xiàn)的數(shù)字頻率計(jì), 除被測(cè)信號(hào)的整形部分、鍵輸入部分和數(shù)碼顯示部分以外, 其余全部在一片F(xiàn)PGA 芯片上實(shí)現(xiàn), 整個(gè)設(shè)計(jì)過程變得十分透明、快捷和方便, 特別是對(duì)于各層次電路系統(tǒng)的工作時(shí)序的了解和把握顯得尤為準(zhǔn)確, 而且具有靈活的現(xiàn)場(chǎng)可更改性。EDA(電子設(shè)計(jì)自動(dòng)化) 代表了當(dāng)今電子設(shè)計(jì)技術(shù)的最新發(fā)展方向,它的基本特征是:設(shè)計(jì)人員按照“自頂向下”的設(shè)計(jì)方法,對(duì)整個(gè)系統(tǒng)進(jìn)行方案設(shè)計(jì)和功能劃分,系統(tǒng)的關(guān)鍵電路用一片或幾片專用集成電路(ASIC) 實(shí)現(xiàn),然后采用硬件描述語言(HDL) 完成系統(tǒng)行為級(jí)設(shè)計(jì),最后通過綜合器和適配器生成最終目標(biāo)器件。并且完成同一功能Verilog HDL的程序條數(shù)一般僅為VHDL的1/3。使用PLD來開發(fā)數(shù)字電路，可以大大縮短設(shè)計(jì)時(shí)間，減少PCB面積，提高系統(tǒng)可靠性。此外，F(xiàn)PGA還具有靜態(tài)可重復(fù)編程和動(dòng)態(tài)在系統(tǒng)重構(gòu)的特性，使得硬件的功能可以像軟件一樣通過編程來修改。當(dāng)需要修改FPGA功能時(shí)，只需換一片EPROM即可。5）FPGA采用高速CHMOS工藝，功耗低，可以與CMOS、TTL電平兼容。而要從電路原理圖中推知其工作原理則需要較多的硬件知識(shí)和經(jīng)驗(yàn)。這一工作是相當(dāng)困難和繁雜的，特別是當(dāng)系統(tǒng)比較復(fù)雜時(shí)更是如此。要想得到硬件的具體實(shí)現(xiàn)，必須將行為方式描述的VHDL語言程序改寫為RTL方式描述的VHDL語言程序。即從系統(tǒng)總體要求出發(fā)，自上而下地逐步將設(shè)計(jì)的內(nèi)容細(xì)化，最后完成系統(tǒng)硬件的整體設(shè)計(jì)。綜合起來講，VHDL語言具有如下優(yōu)點(diǎn)：1． 覆蓋面廣，描述能力強(qiáng)，是一個(gè)多層次的硬件描述語言。傳統(tǒng)的硬件電路設(shè)計(jì)方法是采用自下而上的設(shè)計(jì)方法，即根據(jù)系統(tǒng)對(duì)硬件的要求，詳細(xì)編制技術(shù)規(guī)格書，并畫出系統(tǒng)控制流圖；然后根據(jù)技術(shù)規(guī)格書和系統(tǒng)控制流圖，對(duì)系統(tǒng)的功能進(jìn)行細(xì)化，合理地劃分功能模塊，并畫出系統(tǒng)的功能框圖；接著就進(jìn)行各功能模塊的細(xì)化和電路設(shè)計(jì)；各功能模塊電路設(shè)計(jì)、調(diào)試完成后，將各功能模塊的硬件電路連接起來再進(jìn)行系統(tǒng)的調(diào)試，最后完成整個(gè)系統(tǒng)的硬件設(shè)計(jì)。(3) 在顯示方面，首先采用串行動(dòng)態(tài)顯示，節(jié)約了I/O口，簡(jiǎn)化了驅(qū)動(dòng)電路的設(shè)計(jì)。本設(shè)計(jì)的具體硬件驗(yàn)證說明如下：本系統(tǒng)的顯示電路共設(shè)置了8個(gè)數(shù)碼管，前7個(gè)為數(shù)字顯示，另一個(gè)是測(cè)量狀態(tài)顯示。所以有待改進(jìn)。 根據(jù)Fx=Fs*Nx/Ns，得到所測(cè)數(shù)據(jù)。設(shè)計(jì)者可以使用ALTERA或其他標(biāo)準(zhǔn)的EDA設(shè)計(jì)輸入工具去建立邏輯設(shè)計(jì)，使用MAX+PLUSII COMPLIER對(duì)設(shè)計(jì)進(jìn)行編譯和綜合，然后進(jìn)行仿真，也可使用其他EDA工具來仿真。MAX+PLUSII的編譯器還提供了強(qiáng)大的邏輯綜合與優(yōu)化功能以減輕用戶的設(shè)計(jì)負(fù)擔(dān)。2．掉電模式 執(zhí)行一條指令，使PD=1，系統(tǒng)便進(jìn)入掉電模式。 XTAL1——片內(nèi)振蕩器反相放大器和時(shí)鐘發(fā)生線路的輸入端。 在片外程序存儲(chǔ)器取指期間，當(dāng)有效時(shí)，程序存儲(chǔ)器的內(nèi)容被送至 PO口（數(shù)據(jù)總線）；在訪問外部RAM時(shí)，無效。P3口還提供各種替代功能。 引　腳替代功能說　　明T2定時(shí)器2的外部事件輸入端；可編脈沖輸出端T2EX定時(shí)器 2的捕捉／重裝觸發(fā)器輸入端定時(shí)器2的計(jì)數(shù)方向控制端P2口——8位、準(zhǔn)雙向 1／O口．具有內(nèi)部上位電阻． 當(dāng)使用片外存儲(chǔ)器或外擴(kuò)1／O口時(shí)．P2口輸出高8位地址。 AT89C51RC引腳圖１?。桑峡诰€ P0口——8位、漏極開路的雙向 1／O口。 顯示電路圖這種顯示方式不僅占用單片機(jī)端口少，而且充分利用了單片機(jī)的資源，容易掌握其編碼規(guī)律，簡(jiǎn)化了軟件編程，在實(shí)驗(yàn)過程中，也體現(xiàn)出較高的可靠性。 ②由預(yù)置門控信號(hào)將CONTRL的START端置高電平，預(yù)置門開始定時(shí)，此時(shí)由被測(cè)信號(hào)的上沿打開計(jì)數(shù)器CNT1進(jìn)行計(jì)數(shù)，同時(shí)使標(biāo)準(zhǔn)頻率信號(hào)進(jìn)入計(jì)數(shù)器CNT2。③BCLK 為測(cè)頻標(biāo)準(zhǔn)頻率為50MHz