【正文】 其中在直接測頻法的設(shè)計(jì)中， CLK為輸入被測信號， 4Hz為輸入時(shí)鐘信號， DOUT為輸出顯示信號， EN輸入使能信號， A、 B輸入可控制檔位的選擇；在等精度測頻法的設(shè)計(jì)中， CLK為輸入被測信號， 4Hz為輸入時(shí)鐘信號， CLR為清零信號， DOUT為輸出顯示信號， AS是校正控制信號。最好是分別插入，分別通電，并逐一檢查每一個元器件上的電源是否正確，直至最后插上全部元器件，通上電源后，每個元器件上電源應(yīng)正確無誤。仿真波形如圖： f=4kHZ 報(bào)警 仿真 長春理工大學(xué)本科畢業(yè)設(shè)計(jì) 25 第 5章 調(diào)試 一個完整的系統(tǒng)，首先要完成硬件組裝工作，然后進(jìn)入軟件設(shè)計(jì)、調(diào)試和硬件調(diào)試階段。仿真波形如圖 長春理工大學(xué)本科畢業(yè)設(shè)計(jì) 24 f=20kHZ 報(bào)警 仿真 仿真分析無誤后，即對器件引腳鎖定，方法同上。從硬件上看，鎖存器就是一組可儲存二進(jìn)制數(shù)的觸發(fā)器，每個觸發(fā)器都可儲存一位二進(jìn)制數(shù)，比如 4 位鎖存器用 4 個 D 觸發(fā)器組合即可實(shí)現(xiàn)。計(jì)數(shù)器以待測信號作為時(shí)鐘，清零信號 CLR 到來時(shí)，異步清零； EN 為高電平時(shí)開始計(jì)數(shù)。 仿真：選取窗口菜單 Max+plusII→ Simulator，出現(xiàn) Timing Simulation 對話框，單擊 Start 按鈕，出現(xiàn) Simulator 對話框，單擊“確定”按鈕。 創(chuàng)建電路符號：選取窗口菜單 File→ Create Default Symbol，可以產(chǎn)生，代表現(xiàn)在的設(shè)計(jì)電路符號。 保存：選取窗口菜單 File→ Save，出現(xiàn)對話框，鍵入文件名 ，單擊 OK 按鈕。 A、 B 的四種不同的編碼狀態(tài)通過24 譯碼器 74139M 產(chǎn)生 4 個量程狀態(tài)的 p0（ 1 檔）、 p1（ 2 檔）、 p2（ 3 檔）、 p3（ 4 檔）。這里根據(jù)實(shí)際需要將 fpq4000 的 3 引腳 EN、CLK、 Q 分別與目標(biāo)器件 EPM7128SLC8415 的 6 腳相接，操作如下： （ 1）選擇菜單 Assign→ Pin\Location\Chip，在彈出的對話框中 Node Name框中鍵入分頻器的端口名。 QA同時(shí)由 LED1~LED4進(jìn)行相應(yīng)的檔位顯示。使用 74LS164驅(qū)動 LED靜態(tài)顯示，其方法簡單，顯示效果好，并且占用的的 I/O口少 （ 只要 2個 ） ，且 74LS164芯片很便宜，成本很低，所以在實(shí)際中經(jīng)常使用。此器件內(nèi)集成了 6000個 門，其中典型可用門為 2500個；有 8個邏輯陣列塊，有 128個宏單元，每個宏單元都有獨(dú)立的可編程電源控制，最多可以節(jié)省 50%的功耗，宏單元內(nèi)的寄存器具有單獨(dú)的時(shí)鐘和復(fù)位等信號；有 60個可用 I/O口，可單獨(dú)配置為輸入、輸出及雙向工作方式；有 2個全局時(shí)鐘及一個全局使能端和一個全局清除端。 圖 41 頻率計(jì)硬件電路系統(tǒng)框圖 電源部分 本設(shè)計(jì)采用 5V電源電壓為其供電。 D觸發(fā)器：利用 D觸發(fā)器來進(jìn)行適當(dāng)?shù)拈l門信號控制。標(biāo)準(zhǔn)頻率信號從 CNT101 的時(shí)鐘輸入端 CLK 輸入，其頻率為 Fs，被測頻率信號從CNT102 的時(shí)鐘輸入端 CLK 輸入，其頻率為 Fx。 測頻控制信號發(fā)生器模塊： 每次測量時(shí)，用由時(shí)基標(biāo)準(zhǔn)信號產(chǎn)生的閘門信號啟動計(jì)數(shù)器，對輸入脈沖信號計(jì)數(shù)，閘門信號結(jié)束即將計(jì)數(shù)結(jié)果送入鎖存器，然后計(jì)數(shù)器清零，準(zhǔn)備下一次計(jì)數(shù)。然后根據(jù)測頻的時(shí)序要求，可得出邏輯信號和清零信號的邏輯描述。 被 測 信 號放 大 整 形計(jì) 數(shù) 器有 源 晶 振B Y G Y E D A 試 驗(yàn) 箱4 M H z分 頻 器閘 門 定 時(shí) 信 號 控 制 器測 頻 控 制 信 號 發(fā) 生 器鎖 存 器顯 示 模 塊共 陰 極 L E D 數(shù) 碼 管報(bào) 警 設(shè) 備電 源 部 分C P L D 芯 片圖 34 采 用直接測頻法的數(shù)字頻率計(jì)設(shè)計(jì) 長春理工大學(xué)本科畢業(yè)設(shè)計(jì) 11 頻率測量的基本原理是計(jì)算每秒鐘內(nèi)待測信號的脈沖個數(shù)。 1 檔為 0Hz～ 9999Hz， 2 檔為 10Hz～ ， 3 檔為 100Hz～， 4 檔為 1000Hz～ ,并且具有超 量程提示功能，在超出目前量程檔次時(shí)報(bào)警。 數(shù)字頻率計(jì)是直接用十進(jìn)制數(shù)字來顯示被測信號頻率的一種測量裝置。一般先按電子系統(tǒng)的具體功能要求進(jìn)行功能劃分，然后對每個子模塊畫出真值表，用卡諾圖進(jìn)行手工邏輯簡化，寫出布爾表達(dá)式，畫出相應(yīng)的邏輯線路圖，再據(jù)此選擇 元器件，設(shè)計(jì)電路板，最后進(jìn)行實(shí)測與調(diào)試。 Max+PlusⅡ 的設(shè)計(jì)過程 Max+PlusⅡ 軟件設(shè) 計(jì)的流程應(yīng)包括 5 個部分。其特點(diǎn)有以下幾點(diǎn)： ? 開放的界面 ? 與結(jié)構(gòu)無關(guān) ? 完全集成化 ? 豐富的設(shè)計(jì)庫 ? 模塊化工具 ? 硬件描述語言 ? Opencore 特征 Max+PlusⅡ 的功能 Max+PlusⅡ 支持 FLEX、 MAX 及 Classic 等系列 EDA 器件，設(shè)計(jì)者無須精通器件內(nèi)部 的復(fù)雜結(jié)構(gòu) ， 只需用自己熟悉的設(shè)計(jì)輸入工具，如高級行為語言、原理圖或波形圖進(jìn)行設(shè)計(jì)輸入，它便將這些設(shè)計(jì)轉(zhuǎn)換成目標(biāo)結(jié)構(gòu)所要求的格式，從而簡化了設(shè)計(jì)過程。 時(shí)序仿真與功能仿真 在編程下載前必須利用 EDA工具對適配生成的結(jié)果進(jìn)行模擬測試，就是所謂的仿真。就是將使用了某種硬件描述語言（ HDL）的電路設(shè)計(jì)文本，如 VHDL或 Verilog的源程序，進(jìn)行編輯輸入。 基于 EDA 的 CPLD/FPGA 設(shè)計(jì)流程 包括： 設(shè)計(jì)輸入 1） 圖形輸入 圖形輸入通常包括 原理圖輸入、狀態(tài)圖輸入和波形圖輸入等 方法 。 CPLD 器件及其特點(diǎn) CPLD器件繼承了 ASIC的大規(guī)模、高集成度、高可靠性的優(yōu)點(diǎn)，又克服了 ASIC設(shè)計(jì)周期長、投資大、靈活性差的缺點(diǎn)，逐步成為復(fù)雜數(shù)字軟硬件電路設(shè)計(jì) 的理想首選，它 具有編程靈活、集成度高、設(shè)計(jì)開發(fā)周期短、適用范圍寬、開發(fā)工具先進(jìn)、設(shè)計(jì)制造成本低、對設(shè)計(jì)者的硬件經(jīng)驗(yàn)要求低、標(biāo)準(zhǔn)產(chǎn)品無需測試、保密性強(qiáng)、價(jià)格大眾化 、可編程性和實(shí)現(xiàn)方案容易改等特點(diǎn)，可實(shí)現(xiàn)較大規(guī)模的電路設(shè)計(jì)，因此被廣泛應(yīng)用于產(chǎn)品的原型設(shè)計(jì)和產(chǎn)品生產(chǎn) （ 一般在 10000件以下 ） 之中。軟硬件 IP 核在電子行業(yè)的產(chǎn)業(yè)領(lǐng)域、技術(shù)領(lǐng)域和設(shè)計(jì)應(yīng)用領(lǐng)域得到進(jìn)一步確認(rèn)。 長春理工大學(xué)本科畢業(yè)設(shè)計(jì) 3 第 2 章 設(shè)計(jì)環(huán)境介紹 本設(shè)計(jì)采用 VHDL硬件描述語言及原理圖設(shè)計(jì)模塊作為設(shè)計(jì)輸入，內(nèi)部有強(qiáng)大的庫支持，在電子設(shè)計(jì)的各個階段、各個層次通過計(jì)算機(jī)模擬仿真驗(yàn)證。 論文所做的工作及研究 內(nèi)容 隨著 EDA技術(shù)的發(fā)展和可編程邏輯器件的廣泛使用，傳統(tǒng)的自下而上的數(shù)字電路設(shè)計(jì)方法、工具、器件已遠(yuǎn)遠(yuǎn)落后于當(dāng)今技術(shù)的發(fā)展。 其 獨(dú)到之處體現(xiàn)在用軟件取代了硬件 。 在傳統(tǒng)的生產(chǎn)制造業(yè)中，頻率計(jì)被廣泛的應(yīng)用在產(chǎn)線的生產(chǎn)測試中以確保產(chǎn)品質(zhì)量。它們一般具有可重編程特性，實(shí)現(xiàn)的工藝有 EPROM技術(shù)、閃爍 EPROM技術(shù)和 EPROM技術(shù)，可用固定長度的金屬線實(shí)現(xiàn)邏輯單元之間的互連。該設(shè)計(jì)電路簡潔，軟件潛力得到充分挖掘，低頻段測量精度高，有效防止了干擾的侵入，把 CPLD 具有的編程靈活 ， 適用范圍 寬，價(jià)格大眾化等優(yōu)點(diǎn)用于實(shí)現(xiàn)頻率計(jì)的設(shè)計(jì)。長春理工大學(xué)本科畢業(yè)設(shè)計(jì) 本科生畢業(yè) 設(shè)計(jì) 基于 CPLD 的頻率計(jì)設(shè)計(jì) Design of the Frequency Meter based on CPLD 學(xué) 生 姓 名 專 業(yè) 學(xué) 號 指 導(dǎo) 教 師 學(xué) 院 長春理工大學(xué)本科畢業(yè)設(shè)計(jì) 畢業(yè)設(shè)計(jì)（論文）原創(chuàng)承諾書 1．本人承諾：所呈交的畢業(yè)設(shè)計(jì)（論文）《 基于 CPLD 的頻率計(jì)設(shè)計(jì) 》，是認(rèn)真學(xué)習(xí)理解 學(xué)校的《長春理工大學(xué)本科畢業(yè)設(shè)計(jì)（論文）工作條例 》后，在教師的指導(dǎo)下，保質(zhì)保量獨(dú)立地完成了任務(wù)書中規(guī)定的內(nèi)容，不弄虛作假，不抄襲別人 的工作內(nèi)容。該頻率計(jì)采用先進(jìn)的 EDA 技術(shù)及自上而下的設(shè)計(jì)，使 用流行的 VHDL 語言編程，并在 Max+plusII 軟件平臺上進(jìn)行編譯仿真。這種連續(xù)式結(jié)構(gòu)能夠方便地預(yù)測設(shè)計(jì)的時(shí)序，同時(shí)保證了 CPLD的高速性能。 在計(jì)量實(shí)驗(yàn)室中，頻率計(jì)被用來對各種電子測量設(shè)備的本地振蕩器進(jìn)行校準(zhǔn)。 基于 CPLD設(shè) 計(jì)的頻率計(jì)，在傳統(tǒng)意義設(shè)計(jì)上實(shí)現(xiàn)了一些突破。 本設(shè)計(jì)主要論述了利用 CPLD 實(shí)現(xiàn)多功能頻率計(jì)的過程，使得頻率計(jì)具有了測量精度高、功能豐富、控制靈活等特點(diǎn)。 EDA 技術(shù)的發(fā)展及 VHDL 簡介 EDA 技術(shù)的發(fā)展 EDA 技術(shù)伴隨著計(jì)算機(jī)、集成電路。 VHDL 簡介 VHDL（ Very High Speed Integrated Circuit Hardware Description Language，超高速 集成電路 硬件描述語言 ） 是 在 20 世紀(jì) 80 年代后期， 由美國國防部開發(fā)的一種快速設(shè)計(jì)電路的工具，目前已經(jīng)成為 IEEE 的一種工業(yè)標(biāo)準(zhǔn)硬件描述語言。幾乎所有應(yīng)用中小規(guī)模通用數(shù)字集成電路的場合均可應(yīng)用 CPLD器件。 原理圖輸入方法類似于傳統(tǒng)電子設(shè)計(jì)方法的原理圖編輯輸入方式，即在EDA 軟件的圖形編輯界面上繪制能完成特定功能的電路原理圖。 綜合 綜合就是把某些東西結(jié)合到一起，把設(shè)計(jì)抽象層次中的一種表述轉(zhuǎn)化為另一種表述的過程。仿真就是讓計(jì)算機(jī)根據(jù)一定的算法和一定的仿真庫對 CPLD設(shè)計(jì)進(jìn)行模擬，以驗(yàn)證設(shè)計(jì)，排除錯誤。而且 Max+PlusⅡ 提供了豐富的邏輯功能庫供設(shè)計(jì)者使用。 長春理工大學(xué)本科畢業(yè)設(shè)計(jì) 7 設(shè) 計(jì) 輸 入 功 能 仿 真設(shè) 計(jì) 修 改編 程 校 驗(yàn)項(xiàng) 目 編 譯 驗(yàn) 證 功 能 圖 21 設(shè)計(jì)流程圖 設(shè)計(jì)輸入 ： 可以采用原理圖輸入、 HDL 語言描述、 EDIF 網(wǎng)表讀入及波形輸入等方式。傳統(tǒng)的手工設(shè)計(jì)發(fā)展而來的自底向上的設(shè)計(jì)方法，在進(jìn)行手式電路設(shè)計(jì)時(shí)，一個硬件系統(tǒng)的實(shí)現(xiàn)過程是從選擇具體的元器件開始的。常用的測頻方法有兩種，一種是測周期 法，一種是測頻率法。 等精度測頻法原理 等精度測頻法是在計(jì)數(shù)器測頻法的基礎(chǔ)上發(fā)展來的，頻率為 fx 的被測信號經(jīng)過通道濾波 、放大、整形后輸入到同步門控制電路和閘門 1，晶體振蕩器的輸出信號作為標(biāo)準(zhǔn)輸入到閘門 ，產(chǎn)生一個與被測信號同步的閘門信號。測頻的過程是將試驗(yàn)箱上的 4MHz 的頻率經(jīng)分頻器變成 1KHz 的時(shí)鐘信號，再經(jīng)過閘門定時(shí)信號控制器再分頻，得到 4 種不同的閘門控制信號，分別是 1Hz、 10Hz、 100Hz、 1000Hz四種，從而可以測出 0～ 內(nèi)的高頻、低頻信號。計(jì)數(shù)完成后，利用技術(shù)使能信號反向值的上跳沿產(chǎn)生一個鎖存信號。 十進(jìn)制計(jì)數(shù)器模塊：從測頻原理的介紹中可以看出，測頻的本質(zhì)就是計(jì)數(shù)，所以計(jì)數(shù)器也是系統(tǒng)中不可或缺的模塊。當(dāng)預(yù)置門控信號為高電平時(shí)，被測信號的上升沿通過觸發(fā)器 D 的 Q 端同時(shí)啟動計(jì)數(shù)器 CNT101 和 CNT102。 計(jì)數(shù)器模塊：對被測信號和標(biāo)準(zhǔn)信號來進(jìn)行計(jì)數(shù)控制。整個電路 的供電電源如圖所示 ， 交流電經(jīng)變壓、濾波后 ， 由一片 78L05將輸出電壓穩(wěn)壓在 +5V。 EPM7128SLC8415支持多種電壓口，具有最小 5ns 的引腳到引腳的邏輯時(shí)延，最高可測 的計(jì)數(shù)頻率，并支持多種編程方式，同時(shí)可利用 Altera 公司的第三代開發(fā)軟件Max+plusII方便地進(jìn)行仿真、綜合和 下載。一般來說，用這種方法可以擴(kuò)展很多個 LED塊，顯示很多位數(shù)字。 CPLD由 sw2~sw5讀入鍵盤控制命令，編譯后的數(shù)據(jù)從 CPLD的 Key1， Key2輸出。 QB在右側(cè)的 Pin Type 欄中將顯示該信號的屬性。 MUX41 與 74139M 的器件符號如圖 47 所示，器件連接如圖 48 所示，生成的閘門定時(shí)器件如圖 49 所示。 長春理工大學(xué)本科畢業(yè)設(shè)計(jì) 21 指定項(xiàng)目名稱，要求與文件名相同：選取窗口菜單 File→ Project→ Name，鍵入文件名 kongzhi，單擊 OK 按鈕。選取 File→ Edit Symbol，進(jìn)入Symbol Edit 進(jìn)行編輯。 觀察輸入結(jié)果的正確性：單擊 A按鈕，可以在時(shí)序圖中寫字，并驗(yàn)證仿真結(jié)果的正確性。計(jì)數(shù)以十進(jìn)制顯示。 本設(shè)計(jì)的鎖存器就是一個 4 位的鎖存器。 顯示 模塊 4 位 BCD 譯碼器可將 BCD 碼轉(zhuǎn)換成數(shù)字顯示碼，有 4 個輸入引腳和 7 個輸出引腳， 4 位 BCD 譯碼器可分為共陰極與共陽極兩種。硬件組裝就是在設(shè)計(jì)、制作完畢的印制板上焊好元件與插座，然后就可用仿真開發(fā)工具進(jìn)行軟件設(shè)計(jì)、調(diào)試和硬件調(diào)試工作。 （ 3）檢查響應(yīng)芯片的邏輯關(guān)系 檢查相應(yīng)芯片的邏輯關(guān)系通常采用靜態(tài)電檢查法。 編譯過程： 編譯時(shí)，出現(xiàn)如圖 51所示的提示。 長春理工大學(xué)本科畢業(yè)設(shè)計(jì) 26 軟件調(diào)試 頻率計(jì)頂層文件元件連接圖（見附錄 B）所示。 （ 2）各元器件電源檢查 斷開電源按正確的元器件方向插上元器件。 軟件仿真：步驟同上。 軟件仿真：步驟同上。 鎖存 器模塊 數(shù)字系統(tǒng)中，經(jīng)常要用到可以存放二進(jìn)制數(shù)