【正文】 適配 適配器也稱為結(jié)構(gòu)綜合器，它的功能是將由綜合器產(chǎn)生的網(wǎng)表文件配置于指定的目標(biāo)器件中，使之產(chǎn)生最終的下載文件，如 JEDEC、 Jam格式的文件。 時序仿真與功能仿真 在編程下載前必須利用 EDA工具對適配生成的結(jié)果進行模擬測試，就是所謂的仿真。 硬件 測試 最后是將含有載入了設(shè)計的 FPGA或 CPLD的硬件系統(tǒng)進行統(tǒng)一的測試，以便最終驗證設(shè)計項目在目標(biāo)系統(tǒng)上的實際工作情況，以排除錯誤，完成設(shè)計 長春理工大學(xué)本科畢業(yè)設(shè)計 6 Max+PlusⅡ 開發(fā)工具 Max+PlusⅡ 開發(fā)系統(tǒng)的特點 Max+PlusⅡ 是美國 Altera 公司 提供的 FPGA/CPLD 開發(fā)集成壞境，其全稱為Multiple Array Matrix and Programmable Logic User SystemⅡ 。其特點有以下幾點： ? 開放的界面 ? 與結(jié)構(gòu)無關(guān) ? 完全集成化 ? 豐富的設(shè)計庫 ? 模塊化工具 ? 硬件描述語言 ? Opencore 特征 Max+PlusⅡ 的功能 Max+PlusⅡ 支持 FLEX、 MAX 及 Classic 等系列 EDA 器件，設(shè)計者無須精通器件內(nèi)部 的復(fù)雜結(jié)構(gòu) ， 只需用自己熟悉的設(shè)計輸入工具，如高級行為語言、原理圖或波形圖進行設(shè)計輸入，它便將這些設(shè)計轉(zhuǎn)換成目標(biāo)結(jié)構(gòu)所要求的格式，從而簡化了設(shè)計過程。用于可在一個工作日內(nèi)完成實現(xiàn)設(shè)計項目的多次修改，直至最終設(shè)計定型。 Max+PlusⅡ 的設(shè)計過程 Max+PlusⅡ 軟件設(shè) 計的流程應(yīng)包括 5 個部分。 驗證仿真 ： 將編譯產(chǎn)生的延時信息加入到設(shè)計中，進行布局后的仿真，是與實際器件工作時情況基本相同的仿真。一般先按電子系統(tǒng)的具體功能要求進行功能劃分，然后對每個子模塊畫出真值表，用卡諾圖進行手工邏輯簡化，寫出布爾表達式，畫出相應(yīng)的邏輯線路圖，再據(jù)此選擇 元器件，設(shè)計電路板，最后進行實測與調(diào)試。 隨著集成電路發(fā)展，自底向上的設(shè)計方法已逐步被現(xiàn)代的自頂向下的設(shè)計方法所取代。 數(shù)字頻率計是直接用十進制數(shù)字來顯示被測信號頻率的一種測量裝置。被測信號的頻率和閘門時間的設(shè)置都會對測量精度有影響。 1 檔為 0Hz～ 9999Hz， 2 檔為 10Hz～ ， 3 檔為 100Hz～， 4 檔為 1000Hz～ ,并且具有超 量程提示功能，在超出目前量程檔次時報警。 圖 33 等精度測頻法時序控制波形圖 此種測頻可獲得較高的測量精度，測頻范圍是 0Hz～ 40MHz，測頻范圍廣。 被 測 信 號放 大 整 形計 數(shù) 器有 源 晶 振B Y G Y E D A 試 驗 箱4 M H z分 頻 器閘 門 定 時 信 號 控 制 器測 頻 控 制 信 號 發(fā) 生 器鎖 存 器顯 示 模 塊共 陰 極 L E D 數(shù) 碼 管報 警 設(shè) 備電 源 部 分C P L D 芯 片圖 34 采 用直接測頻法的數(shù)字頻率計設(shè)計 長春理工大學(xué)本科畢業(yè)設(shè)計 11 頻率測量的基本原理是計算每秒鐘內(nèi)待測信號的脈沖個數(shù)。當(dāng)使能信號為高電平時允許計數(shù)，為低電平時停止計數(shù)，并保持其所計脈沖個數(shù)。然后根據(jù)測頻的時序要求，可得出邏輯信號和清零信號的邏輯描述。當(dāng)高電平時計數(shù)允許，低電平時計數(shù)禁止。 測頻控制信號發(fā)生器模塊： 每次測量時，用由時基標(biāo)準(zhǔn)信號產(chǎn)生的閘門信號啟動計數(shù)器，對輸入脈沖信號計數(shù)，閘門信號結(jié)束即將計數(shù)結(jié)果送入鎖存器，然后計數(shù)器清零，準(zhǔn)備下一次計數(shù)。鎖存器的位數(shù)跟計數(shù)器的位數(shù)一致。標(biāo)準(zhǔn)頻率信號從 CNT101 的時鐘輸入端 CLK 輸入，其頻率為 Fs，被測頻率信號從CNT102 的時鐘輸入端 CLK 輸入，其頻率為 Fx。設(shè)在一次預(yù)置門電路 T 內(nèi)對被測信號計數(shù)為 Nx，對標(biāo)準(zhǔn)信號計數(shù)為 Ns，則下式成立： NsFsNxFx? （ 33） 由此推得： NsNsFsFx *? （ 34） 若所測頻率為 Fx，其真實值 Fxe，標(biāo)準(zhǔn)頻率為 Fs，一次測量中，由于 Fx計數(shù)的起停都是由該信號的上跳沿觸發(fā)的，因此在 T 內(nèi)對 Fx 的計數(shù) Nx 無誤差，在此時間內(nèi)的計數(shù) Ns 最多相差一個脈沖，即△ et≤ 1，則下式成立 NsFsNxFx? （ 35） etNsFsNxFxe ??? （ 36） 可分別推得 NsFsNxFx? （ 37） NxetNs FsF xe *??? （ 38） 長春理工大學(xué)本科畢業(yè)設(shè)計 13 根據(jù)相對誤差公式有 FxeFxFxeFxeFxe ??? （ 39） 經(jīng)整理得到 NsetFxeFxe ??? （ 310） 因 △ et≤ 1， 故 Net? ≤ 1/N， 即 NFxeFxe 1?? （ 311） FsTNs *? （ 312） 據(jù)以上分析，可知等精度測頻法具有以下三個特點： 相對測量誤差與被測頻率高低無關(guān)； 增大 T或 F可以增大 N，減少測量誤差，提高測量精度； 測量精度與預(yù)置門寬度和標(biāo)準(zhǔn)頻率有關(guān)，與被測信號的頻率無關(guān)， 在預(yù)置門和常規(guī)測頻閥門時間相同而被測信號頻率不同的情況下，等精度測量法的測量精度不變。 D觸發(fā)器：利用 D觸發(fā)器來進行適當(dāng)?shù)拈l門信號控制。 高、低位轉(zhuǎn)換模塊：將 16位按高、低位將其轉(zhuǎn)換成 4個 4位二進制數(shù)據(jù)，便于輸出顯示。 圖 41 頻率計硬件電路系統(tǒng)框圖 電源部分 本設(shè)計采用 5V電源電壓為其供電。該電路 R、 C參數(shù)根據(jù)實際所測信號的帶寬確定 ， 如頻率較高大于 70MHz，則電路和 PCB布線都需作較大改動。此器件內(nèi)集成了 6000個 門，其中典型可用門為 2500個；有 8個邏輯陣列塊，有 128個宏單元，每個宏單元都有獨立的可編程電源控制，最多可以節(jié)省 50%的功耗，宏單元內(nèi)的寄存器具有單獨的時鐘和復(fù)位等信號；有 60個可用 I/O口，可單獨配置為輸入、輸出及雙向工作方式；有 2個全局時鐘及一個全局使能端和一個全局清除端。 移位寄存器 74LS164的兩個輸入端 A和 B與 CPLD的數(shù)據(jù)輸出口相接，時鐘信號 CLK與同步移位脈沖輸 出口相接。使用 74LS164驅(qū)動 LED靜態(tài)顯示，其方法簡單，顯示效果好，并且占用的的 I/O口少 （ 只要 2個 ） ，且 74LS164芯片很便宜，成本很低，所以在實際中經(jīng)常使用。這樣就可以實現(xiàn)按下功能選擇鍵之后，在數(shù)碼顯示管上讀出該指標(biāo)的測量結(jié)果。同時由 LED1~LED4進行相應(yīng)的檔位顯示。 分頻器模塊 分頻器模塊要將實驗室的 4MHz 轉(zhuǎn)換成 1KHz 的信號來作為標(biāo)準(zhǔn)信號。 QA 圖 46 74161 的器件引腳圖 （ 2） fpq 的設(shè)計。這里根據(jù)實際需要將 fpq4000 的 3 引腳 EN、CLK、 Q 分別與目標(biāo)器件 EPM7128SLC8415 的 6 腳相接，操作如下： （ 1）選擇菜單 Assign→ Pin\Location\Chip，在彈出的對話框中 Node Name框中鍵入分頻器的端口名。 本設(shè)計中，系統(tǒng)輸入時鐘為 4MHz，經(jīng)過分頻器后轉(zhuǎn)換為 1KHz 的信號。 A、 B 的四種不同的編碼狀態(tài)通過24 譯碼器 74139M 產(chǎn)生 4 個量程狀態(tài)的 p0（ 1 檔）、 p1（ 2 檔）、 p2（ 3 檔）、 p3（ 4 檔）。若閘門時鐘信號 CLK1頻率是 1Hz，即 2分頻后產(chǎn)生一個脈寬為 1秒的時鐘 EN信號。 保存：選取窗口菜單 File→ Save，出現(xiàn)對話框，鍵入文件名 ，單擊 OK 按鈕。見附錄 A。 創(chuàng)建電路符號：選取窗口菜單 File→ Create Default Symbol，可以產(chǎn)生，代表現(xiàn)在的設(shè)計電路符號。 軟件仿真： 進入波形編輯窗口：選取窗口菜單 Max+plusII→ Waveform Editor，進入仿真 波形編輯器。 仿真：選取窗口菜單 Max+plusII→ Simulator，出現(xiàn) Timing Simulation 對話框，單擊 Start 按鈕，出現(xiàn) Simulator 對話框，單擊“確定”按鈕。 計數(shù)器 模塊 數(shù)字系統(tǒng)經(jīng)常需要對脈沖的個數(shù)進行計數(shù)，以實現(xiàn)數(shù)字測量、狀態(tài)控制和數(shù)據(jù)運算等，計數(shù)器就是完成這一功能的邏輯器件。計數(shù)器以待測信號作為時鐘，清零信號 CLR 到來時，異步清零； EN 為高電平時開始計數(shù)。十進制計數(shù)器程序見附錄 A。從硬件上看，鎖存器就是一組可儲存二進制數(shù)的觸發(fā)器，每個觸發(fā)器都可儲存一位二進制數(shù)，比如 4 位鎖存器用 4 個 D 觸發(fā)器組合即可實現(xiàn)。 VHDL 設(shè)計： 步驟同上。仿真波形如圖 長春理工大學(xué)本科畢業(yè)設(shè)計 24 f=20kHZ 報警 仿真 仿真分析無誤后，即對器件引腳鎖定，方法同上。 VHDL 設(shè)計： 步驟同上。仿真波形如圖： f=4kHZ 報警 仿真 長春理工大學(xué)本科畢業(yè)設(shè)計 25 第 5章 調(diào)試 一個完整的系統(tǒng)，首先要完成硬件組裝工作，然后進入軟件設(shè)計、調(diào)試和硬件調(diào)試階段。 具體步驟如下： （ 1）電源檢查 當(dāng)電路板連接或焊接完成后，先不插主要元器件，通上電源。最好是分別插入，分別通電，并逐一檢查每一個元器件上的電源是否正確，直至最后插上全部元器件，通上電源后，每個元器件上電源應(yīng)正確無誤。 連機仿真、在線動態(tài)調(diào)試 在靜態(tài)調(diào)試中，對用戶樣機硬件進行了初步調(diào)試，只是排除了一些明顯的靜態(tài)故障。其中在直接測頻法的設(shè)計中， CLK為輸入被測信號， 4Hz為輸入時鐘信號， DOUT為輸出顯示信號， EN輸入使能信號， A、 B輸入可控制檔位的選擇；在等精度測頻法的設(shè)計中， CLK為輸入被測信號， 4Hz為輸入時鐘信號， CLR為清零信號， DOUT為輸出顯示信號， AS是校正控制信號。 圖 51 圖 52 長春理工大學(xué)本科畢業(yè)設(shè)計 27 圖 53 長春理工大學(xué)本科畢業(yè)設(shè)計 28 參考文獻 [1]． 張青林．基于單片機和 CPLD 的數(shù)字頻率計的設(shè)計 [J] ．今日電子， 20xx（ 9） ： 9495． [2]． 潘松，王國棟． VHDL 實用教程 [M] ．北京：電子科技大學(xué)出版社， 20xx． [3]． 牛曉弟，馬洪濤，高志勇 ．?dāng)?shù)字頻率計的設(shè)計 [J] ．電腦開發(fā)與應(yīng)用， 20xx（ 09）． [4]． 楊明濤，楊海明，候文，等．基于 C8051F041的高精度頻率計設(shè)計 [J] ．電子元器件應(yīng)用， 20xx， 12（ 2）： 2324． [5]．王偉，楊濟民，韓曉麗，等．基于 C8051F060的自適應(yīng)高精度頻率計設(shè)計 [J] ．電子測量技術(shù)， 20xx,32（ 6）： 105108 ． [6]．丁保華，陳軍，張有忠．單片機原理獨立實驗教學(xué)體系的改革與探索 [J] ．實驗室科學(xué)，20xx（ 1）： 2830 ． [7]．華永平．模擬電子技術(shù)與應(yīng)用 [M] ．北京：電子工業(yè)出版社， 20xx． [8]．曾光，馮銳． 基于 FPGA的數(shù)字頻率計 VHDL軟件實現(xiàn)方法 [J] ．軟件導(dǎo)刊， 20xx， 8（ 2）：2829． [9]．耿興隆，李振川，馬曉濤．基于 CPLD的數(shù)字頻率計的設(shè)計實現(xiàn) [J] ．河北軟件職業(yè)技術(shù)學(xué)院學(xué)報， 20xx， 12（ 3）： 5154． [10]． 千成輝，陳思宇，杜尚宇 ．基于 CPLD的數(shù)字頻率計的設(shè)計 與研究 [J] ． 科技傳播， 20xx,10（ 8）： 3845 ． [11]． 李麗娟 ， 張壽明 ， 付亮 ， 陸軍仁 ．基于 CPLD/FPGA的 等精度頻率計 設(shè)計 [J] ． 工業(yè)控制計算機， 20xx,8（ 25） ． [12]． 陳治國 ， 李劍勇 ， 馮海兵 ， 鄧敦建 ． 基于 CPLD直接測頻法 的 數(shù)字頻率計 設(shè)計 [J] ． 徐州工程學(xué)院學(xué)報（自然科學(xué)版）， 20xx,3（ 30） ． [13]． Zoonubiya Ali and “ An open loop steppe