【正文】 （ =ENT QD）是進(jìn)位輸出。這就必須根據(jù) EDA 實(shí)驗(yàn)板的要求對(duì)設(shè)計(jì)項(xiàng)目輸入輸出引腳賦予確定的引腳，以便能夠?yàn)槠溥M(jìn)行實(shí)測(cè)。 閘門定時(shí)模塊 在本設(shè)計(jì)中，對(duì)于 4 位十進(jìn)制計(jì)數(shù)器來(lái)說(shuō)，當(dāng)閘門信號(hào)的最大采樣時(shí)間為1s 時(shí)，其計(jì)數(shù)值在 0～ 9999 之間，則其最大頻率為 9999Hz，此即為頻率計(jì)電路工作的 1 檔；當(dāng)閘門信號(hào)的最大采樣時(shí)間為 （ 100ms）時(shí)，其計(jì)數(shù)值在 0～9999 之間 ，把它轉(zhuǎn)換為頻率則為最小頻率 10Hz，最大頻率為 ，此即為頻率計(jì)電路工作的 2 檔；當(dāng)閘門信號(hào)的最大采樣時(shí)間為 （ 10ms）時(shí)，其計(jì)數(shù)值在 0～ 9999 之間，把它轉(zhuǎn)換為頻率則為 100Hz，最大頻率為 ，此即為頻率計(jì)電路的 3 檔；當(dāng)閘門信號(hào)的最大采樣時(shí)間為 （ 1ms）時(shí)，其計(jì)數(shù)值在 0～ 9999 之間，把它轉(zhuǎn)換成頻率為 1000Hz，最大頻率為 ，此即為頻率計(jì)工作的 4 檔。 A、 B 為量程選擇開(kāi)關(guān)，其 4 種不同的編碼狀態(tài) 00、 0 11 通過(guò) 4 選 1 數(shù)據(jù)選擇器分別選擇輸出 4 種不同的 clk， clk將作為控制信號(hào)發(fā)生器模塊的控制時(shí)鐘脈沖。 測(cè)頻 控制信號(hào)發(fā)生器模塊 測(cè)頻 控制信號(hào)發(fā)生器模塊： 每次測(cè)量時(shí)，用由時(shí)基信號(hào)產(chǎn)生的閘門信號(hào)啟動(dòng)計(jì)數(shù)器，對(duì)輸入脈沖信號(hào)計(jì)數(shù)，閘門信號(hào)結(jié)束即將計(jì)數(shù)結(jié)果送入鎖存器，然后計(jì)數(shù)器清 零，準(zhǔn)備下一次計(jì)數(shù)。 測(cè)頻 控制信號(hào)發(fā)生器模塊的的各個(gè)引腳的意義是： CLK1：輸入時(shí)鐘信號(hào)； EN：輸出脈沖使能控制信號(hào)； CLR：輸出清零信號(hào)； LOAD：輸出鎖存信號(hào)； VHDL 設(shè)計(jì)輸入： 建立新文件：選取窗口菜單 File→ New，出現(xiàn)對(duì)話框， 選擇 Text Editor file選項(xiàng)，單擊 OK 按鈕，進(jìn)入文本編輯介面。 輸入 VHDL 源程序。 保存并編譯：選取窗口菜單 File→ Project→ Save﹠ Compile，即可進(jìn)行編譯，產(chǎn)生 燒寫(xiě)文 進(jìn)行軟件仿真，觀察仿真波形是否符合邏輯設(shè)計(jì)要求。 1時(shí)間分析：選取窗口菜單 Utilities→ Analyze Timing，再選取窗口菜單Analysis→ Delay Matrix，產(chǎn)生時(shí)間分析結(jié)果。 設(shè)定各輸入信號(hào)初始值并保存。方法同上。 而本設(shè)計(jì)的十進(jìn)制計(jì)數(shù)器就是來(lái)進(jìn)行頻率測(cè)量的。但鍵入文件名是 CNT10。 鎖存 器模塊 數(shù)字系統(tǒng)中，經(jīng)常要用到可以存放二進(jìn)制數(shù)據(jù)的部件，這種部件成為數(shù)據(jù)鎖存器。 鎖存器的各個(gè)引腳的意義是： LOAD：輸入使能信號(hào)； DIN：輸入數(shù)據(jù)； DOUT：輸出數(shù)據(jù)。 軟件仿真：步驟同上。 譯碼器各個(gè)引腳的意義是： BCD：數(shù)據(jù)輸入； DOUT：數(shù)據(jù)輸出。 軟件仿真：步驟同上。第二步是加電后檢查各芯片插座上有關(guān)引腳的電位，仔細(xì)測(cè)量各點(diǎn)電平是否正常，尤其應(yīng)注意 CPLD芯片插座的各點(diǎn)電位，若有高壓，與在線仿真器連機(jī)調(diào)試時(shí)，將會(huì)損壞在線仿真器。 （ 2）各元器件電源檢查 斷開(kāi)電源按正確的元器件方向插上元器件。電平檢查法可首先檢查出邏輯設(shè)計(jì)是否正確，選用的元器件是否符合要求，邏輯關(guān)系是否匹配，元 器件連接關(guān)系是否符合要求等。 長(zhǎng)春理工大學(xué)本科畢業(yè)設(shè)計(jì) 26 軟件調(diào)試 頻率計(jì)頂層文件元件連接圖（見(jiàn)附錄 B）所示。在“ AddExtra Devices as Needed”項(xiàng)前打上對(duì)勾后，選“ OK”，編譯通過(guò)，如圖 53所示。 編譯過(guò)程： 編譯時(shí)，出現(xiàn)如圖 51所示的提示。用戶樣機(jī)中的硬件故障（如各個(gè)部件內(nèi)部存在的故障和部件之間連接的邏輯錯(cuò)誤）主要是靠連機(jī)在線仿真來(lái)排除的。 （ 3）檢查響應(yīng)芯片的邏輯關(guān)系 檢查相應(yīng)芯片的邏輯關(guān)系通常采用靜態(tài)電檢查法。常用是 220V的交流電源，用萬(wàn)用表電壓檔測(cè)試各元器件插座上相應(yīng)電源引腳 電壓數(shù)值是否正確，極性是否符合。硬件組裝就是在設(shè)計(jì)、制作完畢的印制板上焊好元件與插座，然后就可用仿真開(kāi)發(fā)工具進(jìn)行軟件設(shè)計(jì)、調(diào)試和硬件調(diào)試工作。但鍵入文件名是 LED7。 顯示 模塊 4 位 BCD 譯碼器可將 BCD 碼轉(zhuǎn)換成數(shù)字顯示碼，有 4 個(gè)輸入引腳和 7 個(gè)輸出引腳， 4 位 BCD 譯碼器可分為共陰極與共陽(yáng)極兩種。但鍵入文件名是 REG4B。 本設(shè)計(jì)的鎖存器就是一個(gè) 4 位的鎖存器。 軟件仿真：步驟同上。計(jì)數(shù)以十進(jìn)制顯示。計(jì)數(shù)器是數(shù)字系統(tǒng)的一種基本部件，是典型的時(shí)序電路。 觀察輸入結(jié)果的正確性：?jiǎn)螕?A按鈕，可以在時(shí)序圖中寫(xiě)字，并驗(yàn)證仿真結(jié)果的正確性。 引入輸入和輸出腳：選取窗口菜單 Node→ Enter Nodes from SNF，出現(xiàn)對(duì)話框，打擊 list 按鈕，選擇 Available Nodes 中的輸入與輸出，按“ =”鍵將CLK EN、 CLR、 LOAD 移至右邊，單擊 OK 按鈕并進(jìn)行波形編輯。選取 File→ Edit Symbol，進(jìn)入Symbol Edit 進(jìn)行編輯。 保存并查錯(cuò)：選取窗口菜單 File→ Project→ Save﹠ Check，即可對(duì)電路文件保存并進(jìn)行檢查。 長(zhǎng)春理工大學(xué)本科畢業(yè)設(shè)計(jì) 21 指定項(xiàng)目名稱，要求與文件名相同：選取窗口菜單 File→ Project→ Name，鍵入文件名 kongzhi，單擊 OK 按鈕。 EN信號(hào) 控制著清零信號(hào)、計(jì)數(shù)使能信號(hào)以及鎖存信號(hào)。 MUX41 與 74139M 的器件符號(hào)如圖 47 所示，器件連接如圖 48 所示，生成的閘門定時(shí)器件如圖 49 所示。為產(chǎn)生四種不同的閘門信號(hào) T，可有一組 3 級(jí)模 10 計(jì)數(shù)器對(duì) 1000Hz信號(hào)進(jìn)行分頻，為控制信號(hào)發(fā)生器提供四種不同的頻率信號(hào)，通過(guò)數(shù)據(jù)選擇器 41MUX 利用量程選擇開(kāi)關(guān)控制閘門信號(hào) T 的基準(zhǔn)時(shí)鐘。在右側(cè)的 Pin Type 欄中將顯示該信號(hào)的屬性。 EN：輸入使能信號(hào)； CLK：輸入時(shí)鐘信號(hào)； Q：輸出信號(hào)； 利用 1 個(gè) 74161 器件、 2 個(gè)輸入器件、 1 個(gè)輸出器件和 1 個(gè) count1000 器件即 可連線連接成一個(gè) fpq4000 器件。 QB其設(shè)計(jì)時(shí)分為兩部分： （ 1） count1000 的設(shè)計(jì)。 CPLD由 sw2~sw5讀入鍵盤控制命令，編譯后的數(shù)據(jù)從 CPLD的 Key1， Key2輸出。 鍵盤電路如圖 ，其中 sw1為復(fù)位鍵， sw2~sw5這四個(gè)鍵位命令鍵。一般來(lái)說(shuō)，用這種方法可以擴(kuò)展很多個(gè) LED塊，顯示很多位數(shù)字。前一個(gè)移位寄存器的輸出端也與下一個(gè)移位寄存器的輸入端 A、 B 相連，這樣首尾相連，直到傳送 4位顯示數(shù)為止。 EPM7128SLC8415支持多種電壓口，具有最小 5ns 的引腳到引腳的邏輯時(shí)延，最高可測(cè) 的計(jì)數(shù)頻率，并支持多種編程方式，同時(shí)可利用 Altera 公司的第三代開(kāi)發(fā)軟件Max+plusII方便地進(jìn)行仿真、綜合和 下載。 因測(cè)頻范圍在 0至 之間，所以不需要較 大改動(dòng)即可滿足要求。整個(gè)電路 的供電電源如圖所示 ， 交流電經(jīng)變壓、濾波后 ， 由一片 78L05將輸出電壓穩(wěn)壓在 +5V。 顯示模塊：控制共陰極數(shù)碼管顯示、輸出。 計(jì)數(shù)器模塊：對(duì)被測(cè)信號(hào)和標(biāo)準(zhǔn)信號(hào)來(lái)進(jìn)行計(jì)數(shù)控制。 具體的各模塊的作用是： 校正模塊：當(dāng)輸入被測(cè)信號(hào)為標(biāo)準(zhǔn)信號(hào)時(shí)，標(biāo)準(zhǔn)信號(hào)的頻率就會(huì)在數(shù)碼管上顯示出來(lái)，可以更加有效的驗(yàn)證頻率計(jì)設(shè)計(jì)的可靠性。當(dāng)預(yù)置門控信號(hào)為高電平時(shí)，被測(cè)信號(hào)的上升沿通過(guò)觸發(fā)器 D 的 Q 端同時(shí)啟動(dòng)計(jì)數(shù)器 CNT101 和 CNT102。 顯示模塊：控制共陰極數(shù)碼管顯示、輸出。 十進(jìn)制計(jì)數(shù)器模塊：從測(cè)頻原理的介紹中可以看出，測(cè)頻的本質(zhì)就是計(jì)數(shù)，所以計(jì)數(shù)器也是系統(tǒng)中不可或缺的模塊。鎖存器的設(shè)計(jì)要求為若已有 4 位 B C D 碼存于此模塊的輸入口，在鎖存信號(hào)的上跳沿后即被鎖存到寄存器內(nèi)部，并由寄存器的輸出端輸出，然后有實(shí)驗(yàn)箱上 7 段譯碼器譯成能在數(shù)碼管上顯示輸出的相應(yīng)數(shù)值。計(jì)數(shù)完成后，利用技術(shù)使能信號(hào)反向值的上跳沿產(chǎn)生一個(gè)鎖存信號(hào)。在停止計(jì)數(shù)期間，首先需要一個(gè)鎖存信號(hào)的上跳沿將計(jì)數(shù)器在前 1 s 的計(jì)數(shù)值鎖存進(jìn)數(shù)據(jù)鎖存器中，并由外部的 7 段譯碼器譯出，并穩(wěn)定顯示。測(cè)頻的過(guò)程是將試驗(yàn)箱上的 4MHz 的頻率經(jīng)分頻器變成 1KHz 的時(shí)鐘信號(hào)，再經(jīng)過(guò)閘門定時(shí)信號(hào)控制器再分頻，得到 4 種不同的閘門控制信號(hào)，分別是 1Hz、 10Hz、 100Hz、 1000Hz四種，從而可以測(cè)出 0～ 內(nèi)的高頻、低頻信號(hào)。并且具有超量程報(bào)警功能。 等精度測(cè)頻法原理 等精度測(cè)頻法是在計(jì)數(shù)器測(cè)頻法的基礎(chǔ)上發(fā)展來(lái)的，頻率為 fx 的被測(cè)信號(hào)經(jīng)過(guò)通道濾波 、放大、整形后輸入到同步門控制電路和閘門 1，晶體振蕩器的輸出信號(hào)作為標(biāo)準(zhǔn)輸入到閘門 ，產(chǎn)生一個(gè)與被測(cè)信號(hào)同步的閘門信號(hào)。 直接測(cè)頻法控制波形圖如下： TN閘 門 信 號(hào)標(biāo) 準(zhǔn) 信 號(hào)被 測(cè) 信 號(hào) 圖 32 直接測(cè)頻法時(shí)序控制波 形圖 直接測(cè)頻法的一般思路是：在精確規(guī)定計(jì)數(shù)允許周期 T 內(nèi)，計(jì)數(shù)器對(duì)被測(cè)信號(hào)的周期（脈沖）數(shù)進(jìn)行計(jì)數(shù)，計(jì)數(shù)允許周期 T 的長(zhǎng)度決定了被測(cè)信號(hào)頻率的范圍。常用的測(cè)頻方法有兩種，一種是測(cè)周期 法，一種是測(cè)頻率法。所謂自頂向下的設(shè)計(jì)，就是設(shè)計(jì)者首先從 整體上規(guī)劃整個(gè)系統(tǒng)的功能和性能，然后對(duì)系統(tǒng)進(jìn)行劃分，分解為規(guī)模較小、功能較為簡(jiǎn)單的局部模塊，并確立它們之間的相互關(guān)系，這種劃分過(guò)程可以不斷地進(jìn)行下去，直到劃分得到的單元可以映射到物理實(shí)現(xiàn)。傳統(tǒng)的手工設(shè)計(jì)發(fā)展而來(lái)的自底向上的設(shè)計(jì)方法，在進(jìn)行手式電路設(shè)計(jì)時(shí)，一個(gè)硬件系統(tǒng)的實(shí)現(xiàn)過(guò)程是從選擇具體的元器件開(kāi)始的。 編程 校驗(yàn) ： 用驗(yàn)證仿真確認(rèn)的配置文件經(jīng) EPROM 或編程電纜配置可編程器件，加入實(shí)際激勵(lì)，進(jìn)行測(cè)試，以檢查是否完成預(yù)定功能。 長(zhǎng)春理工大學(xué)本科畢業(yè)設(shè)計(jì) 7 設(shè) 計(jì) 輸 入 功 能 仿 真設(shè) 計(jì) 修 改編 程 校 驗(yàn)項(xiàng) 目 編 譯 驗(yàn) 證 功 能 圖 21 設(shè)計(jì)流程圖 設(shè)計(jì)輸入 ： 可以采用原理圖輸入、 HDL 語(yǔ)言描述、 EDIF 網(wǎng)表讀入及波形輸入等方式。 Max+plusII 支持的設(shè)計(jì)輸入方式主要有 4 種：圖形輸入（ gdf 文件）、 AHDL語(yǔ)言（ Altera 公司自定義的 HDL）、 VerilogHDL 以及 VHDL。而且 Max+PlusⅡ 提供了豐富的邏輯功能庫(kù)供設(shè)計(jì)者使用。 Max+PlusⅡ 界面友好、使用便捷，被譽(yù)為業(yè)界最易用易學(xué)的 EDA 軟件。仿真就是讓計(jì)算機(jī)根據(jù)一定的算法和一定的仿真庫(kù)對(duì) CPLD設(shè)計(jì)進(jìn)行模擬，以驗(yàn)證設(shè)計(jì)，排除錯(cuò)誤。適配所選定的目標(biāo)器件（ FPGA/CPLD芯片）必須屬于原綜合器指定的目標(biāo)器件系列。 綜合 綜合就是把某些東西結(jié)合到一起，把設(shè)計(jì)抽象層次中的一種表述轉(zhuǎn)化為另一種表述的過(guò)程。波形設(shè)計(jì)輸入適合用于時(shí)序邏輯和有重復(fù)性的邏輯函數(shù)，系統(tǒng)軟件可以根據(jù)用戶定義的輸入 /輸出波形自動(dòng)生成邏輯關(guān)系。 原理圖輸入方法類似于傳統(tǒng)電子設(shè)計(jì)方法的原理圖編輯輸入方式，即在EDA 軟件的圖形編輯界面上繪制能完成特定功能的電路原理圖。 CPLD 也 是一種用戶根據(jù)各自需要而自行構(gòu)造邏輯功能的數(shù)字集成電路。幾乎所有應(yīng)用中小規(guī)模通用數(shù)字集成電路的場(chǎng)合均可應(yīng)用 CPLD器件。 一個(gè) VHDL設(shè)計(jì)由若干個(gè) VHDL文件構(gòu)成，每個(gè)文件主要包含如下三個(gè)部分中的一個(gè)或全部： 程序包（ Package）； 實(shí)體（ Entity）； 長(zhǎng)春理工大學(xué)本科畢業(yè)設(shè)計(jì) 4 結(jié)構(gòu)體（ Architecture）。 VHDL 簡(jiǎn)介 VHDL（ Very High Speed Integrated Circuit Hardware Description Language，超高速 集成電路 硬件描述語(yǔ)言 ） 是 在 20 世紀(jì) 80 年代后期， 由美國(guó)國(guó)防部開(kāi)發(fā)的一種快速設(shè)計(jì)電路的工具，目前已經(jīng)成為 IEEE 的一種工業(yè)標(biāo)準(zhǔn)硬件描述語(yǔ)言。 EDA技術(shù)使得電子領(lǐng)域各學(xué)科的界限更加模糊，更加互為包容： 模擬與數(shù)字、軟件與硬件、系統(tǒng)與器件、 ASIC與 GPGA、行為與結(jié)構(gòu)等。 EDA 技術(shù)的發(fā)展及 VHDL 簡(jiǎn)介 EDA 技術(shù)的發(fā)展 EDA 技術(shù)伴隨著計(jì)算機(jī)、集成電路。 在 CPLD 基礎(chǔ)上分別采用直 接測(cè)頻法、等精度測(cè)頻法來(lái)實(shí)現(xiàn)對(duì)頻率的測(cè)量。 本設(shè)計(jì)主要論述了利用 CPLD 實(shí)現(xiàn)多功能頻率計(jì)的過(guò)程，使得頻率計(jì)具有了測(cè)量精度高、功能豐富、控制靈活等特點(diǎn)。大大的簡(jiǎn)化了電路結(jié)構(gòu)，提高了電路穩(wěn)定性。 基于 CPLD設(shè) 計(jì)的頻率計(jì)，在傳統(tǒng)意義設(shè)計(jì)上實(shí)現(xiàn)了一些突破。但這種方法硬件連線復(fù)雜、可靠性差，且在實(shí)際應(yīng)用中往往需要外加擴(kuò)展 芯片 ，這無(wú)疑會(huì)增大控制系統(tǒng)的體積，還會(huì)增加引入干擾的可能性。 在計(jì)量實(shí)驗(yàn)室中，頻率計(jì)被用來(lái)對(duì)各種電子測(cè)量設(shè)備的本地振蕩器進(jìn)行校準(zhǔn)。 頻率計(jì)設(shè)計(jì)的目的和意義 毫無(wú)疑問(wèn)，無(wú)論是在科技研究還是在實(shí)際應(yīng)用中，頻率測(cè)量 都是最基本的測(cè)量且其作用都顯得尤為重要。這種連續(xù)式結(jié)構(gòu)能夠方便地預(yù)測(cè)設(shè)計(jì)的時(shí)序，同時(shí)保證了 CPLD的高速性能。 CPLD長(zhǎng)春理工大學(xué)本科畢業(yè)設(shè)計(jì) I