【正文】 當(dāng) SPUL為高電平時(shí)， CL 為預(yù)置門控信號(hào)，用于測(cè)頻計(jì)數(shù)的時(shí)間控制， 當(dāng) SPUL 為低電平時(shí)， CL 為測(cè)脈寬控制信號(hào)， CL 高電平時(shí)測(cè)高電平脈寬， 低電平時(shí)測(cè)低電平脈寬 SPUL : IN STD_LOGIC。 END SYN。 width_a : NATURAL。 intended_device_family : STRING。 ENTITY DATAROM IS PORT ( address : IN STD_LOGIC_VECTOR (7 DOWNTO 0)。 THEN —— 時(shí)鐘到來(lái)時(shí)，鎖存輸入數(shù)據(jù) DOUT = DIN。 USE 。 USE 。EVENT AND LOAD = 39。 END behav。 感謝給予我?guī)椭呐笥褌儯俅胃兄x您們！ 張悅龍 2020 年 5 月 27 日 27 參考文獻(xiàn) [1] 孫建偉 , 楊照宏 . 基于 ADC 和 FPGA 脈沖信號(hào)測(cè)量設(shè)計(jì) [J]. 電子元器件應(yīng)用 . 2020,(04):45. [2] 康華光 . 電子技術(shù)基礎(chǔ)模擬部分（第五版 ） [M]. 高等教育出版社 . 2020 年 1 月 . [3] 潘松，黃繼業(yè) . EDA 技術(shù)實(shí)用教程（第三版） [M]. 科學(xué)出版社 . 2020年 9 月 . [4] 康占義 . 基于 FPGA 的低頻數(shù)字相位測(cè)量?jī)x的設(shè)計(jì) [J]. 中國(guó)科技信息 2020年第 8 期 :136138. [5] 康華光 .電子技術(shù)基礎(chǔ)數(shù)字部分（第五版） [M]. 高等教育出版 社 . 2020 年 1 月 . [6] 聶偉 , 王昭輝 , 湯作偉 . 基于 FPGA 的數(shù)字調(diào)制器的實(shí)現(xiàn) [J]. 實(shí)驗(yàn)技術(shù)與管理 , 2020,(09):8992. [7] 潘松 . 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[18] 馬忠梅 . 單片機(jī)的 C語(yǔ)言應(yīng)用程序設(shè)計(jì) [M ]. 北京航空航天大學(xué)出版社 . 2020. 28 附錄 附錄 一 28 位加法器設(shè)計(jì)（ VHDL） LIBRARY IEEE。偶爾的一次在一本書上看到 OP27 和 OP37 性能比較的文章，于是我就嘗試著將 OP27 換成 OP37，沒(méi)想到結(jié)果全部正確了！原因是因?yàn)?OP27 的轉(zhuǎn)換時(shí)間小，導(dǎo)致轉(zhuǎn)換后的波形上升時(shí)間和下降時(shí)間太大，影響了測(cè)頻模塊的測(cè)量。 FPGA 為 Altera 公司 CycloneII 系列的EP2C5T144C8N 作為主控制器，選擇兩個(gè) AT89C52 作為輔 助單片機(jī)。這些均達(dá)到了任務(wù)書的要求。 。 27176。 表 4 相位測(cè)量模塊測(cè)試數(shù)據(jù)表 輸入相位差 2176。 。 測(cè)量相位 1176。具體測(cè)試結(jié)果見表 1 和表 2。 圖中最下面還有一個(gè) D觸發(fā)器模塊， CLK 接 A相信 號(hào)， D接 B相信號(hào)。 具體電路圖如圖 22所 示 。 圖 19 數(shù)字鑒相器仿真波形 測(cè)相位 差 模塊設(shè)計(jì) 在測(cè)頻模塊的測(cè)頻輸入端 TCLK 接上數(shù)字鑒相器 EPD，即可進(jìn)行相位測(cè)量。由鑒相器輸出的脈沖信號(hào)的占空比與這兩路信號(hào)的相位差成正比，即 1 36012NNN??? (51) 其中 N1 是高電平脈寬時(shí)間內(nèi)的計(jì)數(shù)值， N2是低電平脈寬時(shí) 間內(nèi)的計(jì)數(shù)值。 12V 電源影響輸出脈沖波的峰峰值在177。由前面分析知，在 SPUL=‘ 0’ 的情況下， CL 和 CLR 的功能發(fā)生了變化，前者為‘ 1’時(shí)測(cè)信號(hào)高電平的脈寬，為‘ 0’時(shí)測(cè)低電平 的脈寬；而后者 CLR 變?yōu)椤?1’時(shí)作系統(tǒng)初始化 ，由‘ 1’變?yōu)椤?0’后啟動(dòng)電路系統(tǒng)的標(biāo)準(zhǔn)信號(hào)計(jì)數(shù)器 BZH準(zhǔn)備對(duì)標(biāo)準(zhǔn)頻率進(jìn)行計(jì)數(shù)。然后 CL被置為高電平，但這時(shí)兩個(gè)計(jì)數(shù)器并未開始計(jì)數(shù)（ START=‘ 0’ ），直到此后被測(cè)信號(hào) TCLK 出現(xiàn)一個(gè)上升沿， DTART=‘ 1’時(shí)兩個(gè)計(jì)數(shù)器同時(shí)啟動(dòng)，分別對(duì)被測(cè)信號(hào)和標(biāo)準(zhǔn)信號(hào)開始計(jì)數(shù) 。 圖 13 頻率計(jì)測(cè)控時(shí)序 設(shè)在一次 預(yù)置門時(shí)間 Tpr 中對(duì)被測(cè)信號(hào)的計(jì)數(shù)值為 Nx，對(duì)標(biāo)準(zhǔn)頻率信號(hào)的計(jì)數(shù)值為Ns，則下式成立： SXXSFFNN? (41) 不難得到測(cè)得的頻率為 *SXXSFFNN? (42) 最后通過(guò)控制 SEL 選擇信號(hào)和 64 位至 8 位的多路選擇器 MUX648，將計(jì)數(shù)器 BHZ 和TF 中的兩個(gè) 32位數(shù)據(jù)分 8 次讀入單片機(jī)進(jìn)行計(jì)算，并顯示結(jié)果。 BZH 和 TF模塊是兩個(gè)可控的 32 位高速計(jì)數(shù)器，BENA 和 ENA 分別是他們的計(jì)數(shù)允許信號(hào)端，高電平有效。經(jīng)測(cè)量電路得 Vin=，調(diào)節(jié)電位器 RW1 使 Vp= 及可達(dá)到移位的目的 。 15v，溫度 25186。 數(shù)模轉(zhuǎn)換 本系統(tǒng)數(shù)模轉(zhuǎn)換器采用 DAC0832，數(shù)模轉(zhuǎn)換模塊如圖 8 所示。各模塊 設(shè)計(jì) （ VHDL） [13]見附錄 一 至附錄 五 ,ROM 中存儲(chǔ)的波形數(shù)據(jù)表見附錄 六 。則“基頻”為28352 Hz?。當(dāng)相位控制字為 0，相位累加輸出的序列對(duì)波形存儲(chǔ)器尋址，得到一系列離散的幅度編碼。 圖 3 正弦信號(hào)發(fā)生器結(jié)構(gòu)框圖 為了控制輸出頻率更加方便，可以采用相位累加器，使輸出頻率正比與時(shí)鐘頻率和相位增量之積。經(jīng)過(guò) FPGA對(duì)數(shù)據(jù)的測(cè)量、處理后由單片機(jī)對(duì)數(shù)據(jù)進(jìn)行讀取、計(jì)算最終將結(jié)果顯示在 LCD 上。 系統(tǒng)設(shè)計(jì) 本系統(tǒng)采用 FPGA 和單片機(jī)結(jié)合的方法實(shí)現(xiàn)，系統(tǒng)需要完成三個(gè)模塊的設(shè)計(jì)： 信號(hào)產(chǎn)生及預(yù)置模塊，使用 FPGA 制作兩相信號(hào)發(fā)生器，將信號(hào)作為測(cè)量時(shí)的標(biāo)準(zhǔn)信號(hào)，通過(guò)單片機(jī)實(shí)現(xiàn)待測(cè)信號(hào)頻率和相位的預(yù)置； 測(cè)量模塊，以 FPGA 為核心，將待測(cè)信號(hào)與標(biāo)準(zhǔn)信號(hào)進(jìn)行比較，將處理后的數(shù)據(jù)送入單片機(jī) 數(shù)據(jù)處理模塊， 接收來(lái)自 FPGA 的數(shù)據(jù)信號(hào)對(duì)其進(jìn)行運(yùn)算，將最終計(jì)算結(jié)果顯示在 LCD上。則可 得到待測(cè)信號(hào)的頻率了。 3 第二章 測(cè)量原理及方法 頻率測(cè)量方法 根據(jù)頻率的定義，即單位時(shí)間內(nèi)周期信號(hào)的發(fā)生次數(shù)。應(yīng)用最大公因子頻率的概念，用相位檢測(cè)的方法進(jìn)行中、高頻寬頻率范圍的高精度測(cè)量，測(cè)量精度高而設(shè)備構(gòu)成簡(jiǎn)單，它可以替代多種專用測(cè)量?jī)x器并開發(fā)出多種用途不同的頻率及周期性信號(hào)的測(cè)量?jī)x器。所有這些數(shù)值都是同時(shí)顯示在一個(gè)屏幕上的。它是標(biāo)準(zhǔn)的 28引腳的雙列直插式集成電路，采用單一的 +5V 穩(wěn)壓電源工作。近年來(lái)，隨著科學(xué)技術(shù)的迅速發(fā)展，很多測(cè)量?jī)x逐漸向 “ 智能儀器 ” 和 “ 自動(dòng)測(cè)試系統(tǒng) ” 發(fā)展，這使得儀器的使用比較簡(jiǎn)單，功能越來(lái)越多。其測(cè)量方法可分為模擬和數(shù)字方法兩種：傳統(tǒng)依靠模擬器件的方法 ,如二極管鑒相法、 脈沖計(jì)數(shù)法等 ,測(cè)量系統(tǒng)復(fù)雜、需專用器件、 硬件成本高、 而且精度不高。 設(shè)計(jì)要求相位差測(cè)量模塊測(cè)量相位差范圍為 0～ 360176。 設(shè)計(jì)要求兩相信號(hào)的頻率預(yù)置范圍為66Hz～ 17kHz、相位差 預(yù)置范圍 為 0～ 360176。具體設(shè)計(jì)分為兩相信號(hào)發(fā)生器模塊、頻率周期測(cè)量模塊以及相位差測(cè)量模塊三部分。 設(shè)計(jì)要求 頻率周期測(cè)量模塊 測(cè)頻范圍為 10Hz～ 20MHz，整個(gè)范圍內(nèi)誤差恒小于 1 Hz。,in this way can be obtained phase difference of two signals, and finally put the measuring the results into LCD. Design phase difference measurement module measuring the phase difference range of 0 ~ 360 176。測(cè)量頻率的方法有很多種 ,其中電子計(jì)數(shù)器測(cè)量頻率具有精度高、使用方便、測(cè)量迅速，以及便于實(shí)現(xiàn)測(cè)量過(guò)程自動(dòng)化等優(yōu)點(diǎn)，是頻率測(cè)量的重要手段之一。 2 國(guó)內(nèi)外研究狀況 隨著科學(xué)技術(shù)的發(fā)展，頻率計(jì)和相位差測(cè)量的 設(shè)計(jì)方法也越來(lái)越多樣化，有用具有記憶功能的觸發(fā)器設(shè)計(jì)而成的頻率計(jì)，還有用可編程邏輯器件設(shè)計(jì)而成的頻率計(jì)，還有用以單片機(jī)為核心器件設(shè)計(jì)而成的頻率計(jì)。也可以用它來(lái)測(cè)量高達(dá) 26GHz 的頻率，只是靈敏度稍 稍低了一些。其測(cè)量精度高于一般儀器 1000 倍以上。因此這項(xiàng)技術(shù)具有顯著的開發(fā)深度與廣度。自門控信號(hào)被置為高電平起，經(jīng)過(guò) Tg 時(shí)間，控制電路將門控信號(hào)置為低電平。超前信號(hào) U1 加到通道 1 產(chǎn)生一個(gè)脈沖，上手沿啟動(dòng)門控電路，形成開門信號(hào)，閘門開啟，計(jì)數(shù)器開始計(jì)數(shù)；之后信號(hào) U2 加到通道 2產(chǎn)生一個(gè)脈沖使門控翻轉(zhuǎn)，關(guān)閉主閘門，計(jì)數(shù)器停止計(jì)數(shù)。其中第 1 相信號(hào)為待測(cè)頻率大小，第 2相信號(hào)為經(jīng)過(guò)相移的待 測(cè)信號(hào)。在 ROM 中，每個(gè)地址對(duì)應(yīng)的單元中的內(nèi)容（數(shù)據(jù)）都相應(yīng)于正弦波的離散采樣值， ROM 中必須包含完整的正弦波采樣值，而且還要注意避免在按地址讀取 ROM 內(nèi)容時(shí)可能引起的不連續(xù)點(diǎn)，避免量化噪聲集中于基頻的諧波上。 n 為相位累加器的位數(shù) 。 ③ DDS 的相位誤差主要依賴于時(shí)鐘的相位特性，相位誤差小。 兩相信號(hào)發(fā)生器頂層設(shè)計(jì) 通過(guò)以上分析可知，兩相信號(hào)發(fā)生器模塊包括一個(gè) 28 位加法器、一個(gè) 28 位寄存器、一個(gè) 8 位加法器、 一個(gè) 8 位寄存器以及兩個(gè)存儲(chǔ)波形數(shù)據(jù)的 ROM。 圖 7 兩相信號(hào)發(fā)生器仿真波形 從圖 7 中可以看到，頻率控制字為 70，相位控制字為 41。其轉(zhuǎn)換率為 V /μ s，增益帶寬積為 8MHz。電路中各參數(shù)可通過(guò)差表式軟件 Filterlab 生成，并稍加修改即可。 圖 11 波形移位和電壓放大原理圖 12 第四章 頻率、周期測(cè)量模塊的設(shè)計(jì)與實(shí)現(xiàn) 頻率測(cè)量原理 基于傳統(tǒng)測(cè)頻原理的頻率計(jì)的測(cè)量精度將隨被測(cè)信號(hào)頻率的下降而降低，即測(cè) 量精度隨被測(cè)信號(hào)的頻率的變化而變化，在實(shí)用中有較大的局限性，而等精度頻率計(jì) 不但具有較高的測(cè)量精度，且在整個(gè)頻率區(qū)域能保持恒定的測(cè)試精度。 當(dāng) Tpr 秒后，預(yù)置門信號(hào)被單片機(jī)置為低電平，但此時(shí)兩個(gè)計(jì)數(shù)器并沒(méi)有停止計(jì)數(shù)，一直等到隨后而至的被測(cè)信號(hào)的上升沿到來(lái)時(shí)，才通過(guò) D 觸發(fā)器將這兩個(gè)計(jì)數(shù)器同時(shí)關(guān)閉。 Tpr 計(jì)數(shù)允許周期 14 圖 14 測(cè)頻模 塊電路圖 圖 15和圖 16 分別是 頻率 測(cè)試仿真波形和脈寬測(cè)試仿真波形。從圖中的結(jié)果可以看出，等精度測(cè)頻的功能完全正確。 圖 16 等精度頻率計(jì)測(cè)脈寬時(shí)序圖 比 較電路設(shè)計(jì) 通過(guò)以上分析知，頻率測(cè)量模塊只能測(cè)量脈沖波，如果信號(hào)源不是脈沖波則要將其轉(zhuǎn)化為脈沖波后方能測(cè)量。 D D2為保護(hù)二極管，防止輸入和地之間短路及產(chǎn)生干擾。顯然輸出信號(hào)脈寬等于 A 和 B 信號(hào)上升沿的時(shí)間差，這個(gè)時(shí)間差即為 A、 B 間的相位差。從仿真結(jié)果知，測(cè)高脈寬的計(jì)數(shù)值為 8，測(cè)低脈寬的計(jì)數(shù)值為 12，則根據(jù)相位差公式得： 8 3 6 0 1 4 48 1 2? ? ?? 結(jié)果與預(yù)置的完全吻合。 具體電路圖如圖 23 所示。 圖 24 預(yù)置模塊流程圖 22 頻率、周期、相位測(cè)量軟件設(shè)計(jì) 頻率、周期、相位測(cè) 量?jī)x部分的 軟件設(shè)計(jì)，主要完成對(duì) FPGA 發(fā)出控制信號(hào)并將 FPGA 傳入的信號(hào)進(jìn)行存儲(chǔ)并計(jì)算，將計(jì)算結(jié)果輸出，此結(jié)果即是測(cè)得的頻率及相位差。 230176。 301176。