【正文】 SETB TF JNB , PWL1 SETB START CLR LJMP PWL2 PWL1: CLR START PWL2: SETB CLRTRIG CLR CLRTRIG。 MOV 21 H, 4EH MOV 20H, 4FH LCALL HEXBCD2。 主程序如下 : LED8 EQU 7FH LED7 EQU 7EH LED6 EQU 7DH LED5 EQU 7CH LED4 EQU 7BH LED3 EQU 7AH LED2 EQU 79H LED1 EQU 78H TF BIT CLRTRIG BIT START BIT ENDD BIT EEND BIT ADRC BIT ADRB BIT ADRA BIT CHOICE BIT SBI BIT SB2 BIT Pl. 1 SB3 BIT SB4 BIT SB5 BIT AD0 EQU 30H AD1 EQU 31H AD2 EQU 32H AD3 EQU 33H AD4 EQU 34H AD5 EQU 35H AD6 EQU 36H ADA EQU 4FH ADB EQU 5FH ADC EQU 4DH ADE EQU 5DH KEYNUM EQU 29H INT_ R1 EQU 46H INT_RO EQU 47H INT R2 EQU 48H 單片機(jī) 主程序 ORG 0000H LJMP MAIN ORG 0030H MAIN: CLEAR: MOV R0, 00H MOV Rl, 128 MOV A, 00H Ll: MOV R0, A JNC R0 DJNZ Rl, Ll MOV SP, 60H MOV P2, 00H SETB CHOICE LCALL NLO MOV LED8, 13H MOV LED7, 0CFH DIR: LCALL DISP KKE1: LCALL KKEYII KK0: CJNE A, 00H, KK 1 KKK0: LCALL TESTF LCALL KKEYI LCALL DELAY LCALL DELAY JB , KK0 SJMP KKK0 KK1: CJNE A, 01H, KK2 KKKK1: SETB LCALL TESTT CLR LCALL KKEYI JB , KKO SJMP KKKK1 KK2: CJNE A, 02H, KK3 KKKK2: SETB LCALL TESPW CLR LCALL KKEYI JB , KK0 SJMP KKKK2 KK3: CJNE A, 03H, KK4 KKKK3: SETB CLR LCALL TESZKB CLR LCALL KKEYI JB , KK0 SJMP KKKK3 KK4: SJMP KKE1 測頻子程序如下 TESTF: LCALL FTJS IF L=8 MOV R1, 3FN MOV R0, LED8 MOV R2, 08H MLL1: MOV A, R0 MOV R1, A DEC R1 DEC R0 DJNZ R2, MML1 ENDIF MOV 4CH, 01H MOV 4DH, 7DH MOV 4EH, 78H MOV 4FH, 40H MOV R0, LEDI MOV Rl, ADB MOV R3, 04H TFL0: MOV A, R0 MOV R1, A DEC R1 INC RO DJNZ R3, TFLO LCALL MULNM IF L=3 MOV R0, 5FH MOV R l, LED 1 MOV R2, 07H LLL3: MOV A, R0 MOV R1, A DEC R0 INC R1 DJNZ R2, LLL3 ENDIF MOV R0, 5FH MOV R1, 4FH MOV R2, 08H TFLl: MOV A R0 MOV R1, A DEC R0 DEC R1 DJNZ R2, TFL1 MOV R0, LED5 MOV R1, 5FH MOV R3, 04H TFL2: MOV A, R0 MOV R1, A DEC R1 INC R0 DJNZ R3, TFL2 LCALL DIVD1 MOV 22H. 4DH MOV 21H, 4EH MOV 20H, 4FH JB , NEXT3 LCALL HEXBCD2 MOV LED8, OFH LCALL DISP NEXT3: RET 周期測試子程序 TESTT: LCALL TESTF MOV R0, 4FH MOV R1, 5FH MOV R2, 04H TETLI: MOV A, R0 MOV R1, A DEC R0 DEC R 1 DJNZ R2, TETL 1 MOV 48H, 00H MOV 49H, 00H MOV 4AH, 00H MOV 4BH, 00H MOV 4CH, 00H MOV 4DH, OFH MOV 4EH, 42H MOV 4FH, 40H LCALL DIVDI MOV 22H, 4DH MOV 21 H, 4EH MOV 20H, 4FH LCALL HEXBCD2 MOV LED8,們 OH LCALL DISP RET 。 END ENTITY GATE。 FOUT: OUT STD LOGIC)。 THEN (3)=39。 END PROCESS。 PROCESS(A0, CLR) IS BEGIN IF CLR=39。139。 IF S=3 THEN ENDD=’1’。 PROCESS(START, S) IS BEGIN IF START=39。 ENTITY CONTRL2 IS PORT (FIN, START, CLR: IN STD_ LOGIC。 CLRC=CLR。 THEN 1=39。 一測頻、周期控制模塊 LIBRARY IEEE。1’THEN CNT=00000000000000000000000000000000。 各子功能模塊設(shè)計 一計數(shù)模塊 : LIBRARY IEEE。 END PROCESS FENPIN。 SIGNAL INCLK: STDLOGIC。 Q: OUT STDLOGIC_ VECTOR(31 DOWNTO 0))。 END ENTITY DJDPLJ。 USE 。 鍵盤設(shè)有三個時間值鍵，分別為 , 1 s 和 l0S，來控制預(yù)置門的開關(guān)時間。脈寬測量子程序與周期測量子程序基 本一致，脈寬測量是將被測信號的脈寬作為閘門信號對標(biāo)準(zhǔn)頻率進(jìn)行計數(shù)。系統(tǒng)初始化后，主程序不斷掃描鍵盤子程序，當(dāng)某鍵按下時，程序跳轉(zhuǎn)到相應(yīng)的子程序執(zhí)行其功能，然后返回繼續(xù)執(zhí)行鍵盤掃描程序。另外，由于鍵盤和顯示電路共享單片機(jī)的串行口，在每次顯示前，程序必須將 P3. 2 置‘ 039。鍵盤控制命令由并入串出移位寄存器 74LS165讀入。 AS= 1 測頻， AS=0 自校。被讀出的四組 8位數(shù)據(jù)通過 AT89C51 的 SSO, SS1 地址編碼選擇。 P2 口 :P2 口是一個內(nèi)部提供上拉電阻的 8 位雙向 I/0 口， P2 口緩沖器可驅(qū)動 4 個 TTL門，當(dāng) P2口被寫‘ 1’時，其管腳被內(nèi)部上拉電阻拉高，作為輸入。采用 ATN 工 EL 高密度非易失存儲器制造技術(shù)制造，與工業(yè)標(biāo)準(zhǔn)的 MCS51指令集和輸出管腳相兼容。 (5)由單片機(jī)讀出計數(shù)器 CNT2 的結(jié)果，并通過上述測量原理公式計算出脈沖寬度。 控制部件設(shè)計 如 圖 34 所示，當(dāng) D觸發(fā)器的輸入端 START 為高電平時，若 FIN端來一個上升沿，則 Q 端變?yōu)楦唠娖?，?dǎo)通 FIN→ CLK1 和 FSD→ CLK2，同時 EEND 被置為高電平作為標(biāo)志 。當(dāng) TF=1 時， START 有第二功能，此時，當(dāng) START=0時測負(fù)脈寬，當(dāng) START=1 時測正脈寬。 FPGA 測頻專用模塊邏輯設(shè)計 利用 VHDL 設(shè)計的測頻模塊邏輯結(jié)構(gòu)如圖 33所示 : 其中有關(guān)的接口信號規(guī)定如下 : (1) TF():TF=0 時等精度測頻 。 考慮提高單片機(jī) IO 口的利用率，降低編程復(fù)雜性，提高單片機(jī)的計算機(jī)速度以及降低數(shù)碼管顯示器對主系統(tǒng)的干擾，可以采用串行靜態(tài)顯示方式。 （ 3） 100MHZ 的標(biāo)準(zhǔn)頻率信號源直接進(jìn)入 FPDA。 （ 3）具有 清零功能，時標(biāo)信號頻率為： 60000HZ 3. 硬件電路設(shè)計 等精度數(shù)字頻率計涉及到的計算包括加、減、乘、除，耗用的資源比較大，用一般中小規(guī)模 CPLD/FPGA 芯片難以實現(xiàn)。 QuartusⅡ軟件加強(qiáng)了網(wǎng)絡(luò)功能，它具有最新的 Inter 技術(shù)，設(shè)計人員可以直接通過Inter 獲得 Altera 的技術(shù)支持。 可編程邏輯器件 FPGA的一般設(shè)計流程 可編程邏輯器件的設(shè)計過程是利用 EDA 開發(fā)軟件和編程工具對器件進(jìn)行開發(fā)的過程。在 EDA軟件的支持下，設(shè)計者完成對系統(tǒng)功能的進(jìn)行描述，由計算機(jī)軟件進(jìn)行處理得到設(shè)計結(jié)果。其中輸入緩沖電路主要用來對輸入信號進(jìn)行預(yù)處理，以適應(yīng)各種輸入情況，例如產(chǎn)生 輸入變量 的原變量和反變量； “ 與陣列 ” 和 “ 或陣列 ” 是 PLD 器件的主體，能夠有效地實現(xiàn) “ 積之和 ” 形式的布爾邏輯函數(shù)；輸出緩沖電路主要用來對輸出信號進(jìn)行處理，用戶可以根據(jù)需要選擇各種靈活的輸出方式（組合方式、時序方式） ，并可將反饋信號送回輸入端，以實現(xiàn)復(fù)雜的邏輯功能。主動配置方式由 FPGA 器件引導(dǎo)