【正文】 .......................................................................... 8 等精度頻計(jì)的原理 ............................................................................................. 8 3. 硬件電路設(shè)計(jì) ........................................................................................................... 10 ................................................................................................... 10 作原理及設(shè)計(jì) ...............................................................................11 FPGA 測(cè)頻專用模塊邏輯設(shè)計(jì) ...............................................................................................11 測(cè)頻 /測(cè)周期的實(shí)現(xiàn) ...............................................................................................................12 控制部件設(shè)計(jì) .........................................................................................................................13 計(jì)數(shù)部件設(shè)計(jì) .........................................................................................................................13 脈沖寬度測(cè)量和占空比測(cè)量模塊設(shè)計(jì) ................................................................................13 ................................................................................................ 14 AT89C51 單片機(jī)性能 .............................................................................................................14 單片機(jī)控制電路 .....................................................................................................................16 ................................................................................................... 17 鍵盤接口電路 .........................................................................................................................17 顯示電路 ..................................................................................................................................17 .................................................................................................................... 19 FPGA模塊的頂層設(shè)計(jì) ............................................................................. 19 FPGA模塊仿真 .................................................................................................. 19 ..................................................................................... 20 單片機(jī)主程序 .........................................................................................................................20 鍵盤掃描、時(shí)間值輸入及計(jì)數(shù)值計(jì)算子程序 ...................................................................21 ........................................................................................................................... 22 ........................................................................................................................... 42 ........................................................................................................................ 43 謝 ........................................................................................................................ 44 參考文獻(xiàn) ........................................................................................................................ 45 引 言 在電子技術(shù)中，頻率是最基本的參數(shù)之一，并且與許多電參量的測(cè)量方案、測(cè)量結(jié)果都有十分密切的關(guān)系，因此，頻率的測(cè)量就顯得更為重要。數(shù)字式頻率計(jì)的測(cè)量原理有兩類：一是直接測(cè)頻法，即在一定閘門時(shí)間內(nèi)測(cè)量被測(cè)信號(hào)的脈沖個(gè)數(shù)；二是間接測(cè)頻法即測(cè)周期法，如周期測(cè)頻法。 數(shù)字頻率計(jì)是數(shù)字電路中的一個(gè)典型應(yīng)用，實(shí)際的硬件設(shè)計(jì)用到的器件較多，連線比較復(fù)雜，而且會(huì)產(chǎn)生比較大的延時(shí)，造成測(cè)量誤差、可靠性差。 采用 FPGA 現(xiàn)場(chǎng)可編程門陣列為控制核心，通過硬件描述語言 VHDL 編程，在QuartusII 仿 真平臺(tái)上編譯、仿真、調(diào)試 ，并下載到 FPGA 芯片上，通過嚴(yán)格的測(cè)試后，能夠較準(zhǔn)確地測(cè)量方波、正弦波、三角波、矩齒波等各種常用的信號(hào)的頻率，而且還能對(duì)其他多種物理量進(jìn)行測(cè)量。以AT89C51 單片機(jī)和 Altera 公司生產(chǎn)的可編程邏輯器件 (FPGA)為核心 ,由信號(hào)放大整 形模塊 ,FPGA 模塊 ,單片機(jī)模塊 ,鍵盤模塊 ,數(shù)碼顯示模塊等組成 。同時(shí)， 消除了對(duì)被測(cè)信號(hào)計(jì)數(shù)產(chǎn)生的誤差，測(cè)量精度大大提高，而且達(dá)到了在整個(gè)頻段的等精度測(cè)量。主動(dòng)配置方式由 FPGA 器件引導(dǎo)配置操作過程，它控制著外部存儲(chǔ)器和初始化過程：而被動(dòng)配置方式則由外部計(jì)算機(jī)或控制器控制配置過程。在實(shí)驗(yàn)系統(tǒng)中，通常用計(jì)算機(jī)或控制器進(jìn)行調(diào)試，因此可以使用被動(dòng)配置方式。 Altera 公司提供的 FPGA 專用配置器件它們的特點(diǎn)是： ◆ 配置電流小器件正常工作時(shí)， EPC 器件為零靜態(tài)電流，不消耗功率。 ◆ 支持 MPU 、 MCU 模仿下載配置時(shí)序?yàn)?FPGA 配置 可編程邏輯器件 FPGA的基本結(jié)構(gòu) 可編程邏輯器件種類較多，不同廠商生產(chǎn)的可編程邏輯器件的結(jié)構(gòu)差別較大。其中輸入緩沖電路主要用來對(duì)輸入信號(hào)進(jìn)行預(yù)處理，以適應(yīng)各種輸入情況，例如產(chǎn)生 輸入變量 的原變量和反變量； “ 與陣列 ” 和 “ 或陣列 ” 是 PLD 器件的主體，能夠有效地實(shí)現(xiàn) “ 積之和 ” 形式的布爾邏輯函數(shù)；輸出緩沖電路主要用來對(duì)輸出信號(hào)進(jìn)行處理，用戶可以根據(jù)需要選擇各種靈活的輸出方式（組合方式、時(shí)序方式） ，并可將反饋信號(hào)送回輸入端，以實(shí)現(xiàn)復(fù)雜的邏輯功能?？梢詫?shí)現(xiàn)無芯片 EDA 公司，專業(yè)從事 IP 模塊生產(chǎn)?？梢哉f，當(dāng)今的數(shù)字系統(tǒng)設(shè)計(jì)已經(jīng)離不開可編程邏輯器件和 EDA 設(shè)計(jì)工具。現(xiàn)在數(shù)字系統(tǒng)設(shè)計(jì)依靠手工已經(jīng)無法滿足設(shè)計(jì)要求，設(shè)計(jì)工作需要在計(jì)算機(jī)上采用 EDA 技術(shù)完成。在 EDA軟件的支持下，設(shè)計(jì)者完成對(duì)系統(tǒng)功能的進(jìn)行描述，由計(jì)算機(jī)軟件進(jìn)行處理得到設(shè)計(jì)結(jié)果。 用硬件描述語言進(jìn)行電路與系統(tǒng)的設(shè)計(jì)是當(dāng)前 EDA 技術(shù)的一個(gè)重要特征。與原理圖輸入設(shè)計(jì)方法相比較，硬件描述語言更適合規(guī)模日益增大的電子系統(tǒng)。目前最常用的 IEEE 標(biāo)準(zhǔn)硬件描述語言有 VHD L和 VerilogHDL。 可編程邏輯器件 FPGA的一般設(shè)計(jì)流程 可編程邏輯器件的設(shè)計(jì)過程是利用 EDA 開發(fā)軟件和編程工具對(duì)器件進(jìn)行開發(fā)的過程。 設(shè)計(jì)工具 Altera 的可編程邏輯器件設(shè)計(jì)工具隨著 Altera 公司在推出各種可編程邏輯器件的同時(shí)也在不斷升級(jí)。 MAX＋ PLUS Ⅱ和 Quartus Ⅱ具有可視化的設(shè)計(jì)環(huán)境，具有工業(yè)標(biāo)準(zhǔn) EDA 工具接口，可以運(yùn)行在多種操作平臺(tái)上。有關(guān)結(jié)構(gòu)的詳細(xì)知識(shí)已裝入開發(fā)工具軟件，設(shè)計(jì)人員無須手工優(yōu)化自己的設(shè)計(jì)，因此設(shè)計(jì)速度非?？?。 QuartusⅡ軟件加強(qiáng)了網(wǎng)絡(luò)功能，它具有最新的 Inter 技術(shù)，設(shè)計(jì)人員可以直接通過Inter 獲得 Altera 的技術(shù)支持。2 .等精度頻計(jì)的原理分析 傳統(tǒng)的測(cè) 頻原理是在一定的時(shí)間間隔內(nèi)測(cè)某個(gè)周期信號(hào)的重復(fù)變化次數(shù) N，其頻率可表示為 f=N/T，其原理框圖見圖 21。 圖 21 傳統(tǒng)測(cè)頻原理框圖 測(cè)頻原理電路圖如圖 22 所示。設(shè) FX 為整形后的被測(cè)信號(hào)， FS 為基準(zhǔn)頻率信號(hào)，若在一次預(yù)置門高電平脈寬時(shí)間內(nèi)被測(cè)信 號(hào)計(jì)數(shù)值為 Nx,基準(zhǔn)頻率計(jì)數(shù)值為 Ns，則有 : FX= (FS/Ns) Nx 基于傳統(tǒng)測(cè)頻原理的頻率計(jì)的測(cè)量精度將隨被測(cè)信號(hào)頻率的改變而改變，在實(shí)用中有較大的局限性，而等精度頻率計(jì)不但具有較高的測(cè)量精度，而且在整個(gè)測(cè)頻區(qū)域內(nèi)保持恒定的測(cè)試精度。 （ 3）具有 清零功能，時(shí)標(biāo)信號(hào)頻率為： 60000HZ 3. 硬件電路設(shè)計(jì) 等精度數(shù)字頻率計(jì)涉及到的計(jì)算包括加、減、乘、除，耗用的資源比較大，用一般中小規(guī)模 CPLD/FPGA 芯片難以實(shí)現(xiàn)。電路系統(tǒng)原理框圖如圖 21所示，其中單片機(jī)完成整個(gè)測(cè)量電路的測(cè)試控制、數(shù)據(jù)處理和顯示輸出 。 等精度頻率計(jì)的主系統(tǒng)如圖所示，主要由以下幾個(gè)部分組成： （ 1）信號(hào)整形電路。 （ 2）測(cè)頻電路。 （ 3） 100MHZ 的標(biāo)準(zhǔn)頻率信號(hào)源直接進(jìn)入 FPDA。用于控制 FPDA 的測(cè)頻操作和讀取測(cè)量數(shù)據(jù)，并做相應(yīng)數(shù)據(jù)處理。 （ 5）鍵盤模塊。 （ 6）數(shù)碼顯示模塊。 考慮提高單片機(jī) IO 口的利用率，降低編程復(fù)雜性，提高單片機(jī)的計(jì)算機(jī)速度以及降低數(shù)碼管顯示器對(duì)主系統(tǒng)的干擾，可以采用串行靜態(tài)顯示方式。P2口為雙向控制口。系統(tǒng)設(shè)置 5個(gè)功能鍵 :占空比、脈寬、周 期、頻率和復(fù)位。 (3)測(cè)頻標(biāo)準(zhǔn)頻率 50MHz 信號(hào)由晶體振蕩源電路提供。 FPGA 測(cè)頻專用模塊邏輯設(shè)計(jì) 利用 VHDL 設(shè)計(jì)的測(cè)頻模塊邏輯結(jié)構(gòu)如圖 33所示 : 其中有關(guān)的接口信號(hào)規(guī)定如下 : (1) TF():TF=0 時(shí)等精度測(cè)頻 。 (2) CLR/TRIG (P2. 6):當(dāng) TF=0 時(shí)系統(tǒng)全清零功能 。 (3) ENDD (P2. 4):脈寬計(jì)數(shù)結(jié)束狀態(tài)信號(hào)， ENDD=1 計(jì)數(shù)結(jié)束。CHOICE=0 自校。當(dāng) TF=1 時(shí)， START 有第二功能，此時(shí)，當(dāng) START=0時(shí)測(cè)負(fù)脈寬，當(dāng) START=1 時(shí)測(cè)正脈寬。 (6) FEND (P2. 3):等精度測(cè)頻計(jì)數(shù)結(jié)束狀態(tài)信號(hào)， EEND=0 時(shí)計(jì)數(shù)結(jié)束。 圖 33 CPLD 測(cè)頻專用模塊框圖 測(cè)頻 /測(cè)周期的實(shí)現(xiàn) (1)令 TF=0，選擇等精度測(cè)頻，然后在 CONTRL 的 CL