【正文】 ................... 5 ： ...................................................... 6 分頻模塊： .................................................. 6 ．計數(shù)器的分頻模塊： ....................................... 6 ． 計數(shù)器的分頻模塊 VerilogHDL 源代碼： ...................... 6 ．數(shù)碼管的分頻模塊： ....................................... 7 ．具體框圖： ............................................... 7 ．數(shù)碼管的分頻模塊 VerilogHDL 源代碼： ...................... 7 ．數(shù)碼管的分頻模塊 的仿真結(jié)果 ： ............................. 7 計程模塊： .................................................... 8 ．計程模塊的框圖： ......................................... 8 ．計程模塊的 VerilogHDL 源代碼： ............................ 8 ．計程模塊的仿真結(jié)果： ..................................... 9 計時模塊： ................................................... 10 ．計時模塊的框圖： ........................................ 10 ．計時模塊的 VerilogHDL 源代碼： ........................... 10 ．計時模塊的仿真結(jié)果： .................................... 11 控制模塊： ................................................... 12 ．控制模塊的框圖： ........................................ 12 ．控制模塊的 VerilogHDL 源代碼： ........................... 13 ． 控制模塊的仿真結(jié)果： .................................... 13 費模塊 : .................................................... 14 ． 計費模塊的框圖： ........................................ 14 ． 計費模塊的 VerilogHDL 源代碼： ........................... 14 ． 計費模塊的仿真結(jié)果： .................................... 15 數(shù)碼管顯示模塊 ： ............................................. 15 ． 數(shù)碼管顯示模塊的框圖： .................................. 15 ． 數(shù)碼管顯示的 VerilogHDL 源代碼： ......................... 16 ： ................................................... 17 ． 頂層模塊的 VerilogHDL 源代碼： ........................... 17 ： ........................................................... 18 Quartus II 軟 件綜合的報表： .................................. 18 綜合的 RTL 級電路： ........................................... 19 ： ................................................. 19 ： ............................................... 19 ： ......................................................... 20 :........................................................ 20 基于 FPGA 的出租車計價器設(shè)計 摘要 介紹了出租車計費器系統(tǒng)的組成及工作原理，簡述了在 EDA 平臺上用 FPGA器件構(gòu)成該數(shù)字系統(tǒng)的設(shè)計思想和實現(xiàn)過程。 1．引言 : 隨著 EDA 技術(shù)的高速發(fā)展 ，電子系統(tǒng)的設(shè)計技術(shù)發(fā)生了深刻的變化，大規(guī)?？删幊踢壿嬈骷?CPLD／ FPGA 的出現(xiàn)，給設(shè)計人員帶來了諸多方便。本文介紹了一個以 Altera 公司可編程邏輯芯片 cyclone2 系列的 EP2C35F672C8 的 FPGA芯片 為控制核心、附加一定外圍電路組成的出租車計費器系統(tǒng)。而計價器作為出租車的一個重要組成部分，關(guān)系著出租車司機和乘客雙方利益，起著重要的 作用，因而出租車計價器的發(fā)展非常迅猛。 3) 能顯示行駛公里數(shù)、等待累計時間和最后的總費用。 秒的顯示范圍是 0— 59。 系統(tǒng) 原理 圖： 出租車的一般計費過程為：出租車載客后，啟動計費器，整個系統(tǒng)開始運行，里程計數(shù)器和時間計數(shù)器從 0開始計數(shù)，費用計數(shù)器從 6開始計算。若在行駛狀態(tài)，則計程器開始 累 加計數(shù)，當路程超過 3公里后，計費器以每公里 1元累加。出租車到達目的地停止后，停止計費器，顯示總費用。其中行駛路程計數(shù)模塊、等待時間計數(shù)模塊和計費模塊，用來統(tǒng)計路程、等待時間和總費用，控制模塊是用來控制計費模塊，數(shù)碼管顯示模塊用來顯示行駛的公里數(shù)、等待累計時間和總費用等信息。首先實現(xiàn)系統(tǒng)框圖中的各子模塊，然后由頂層模塊調(diào)用各子模塊來完成整個系統(tǒng)。 分頻模塊： 計數(shù)器的分頻模塊 ： 計數(shù)器的分頻模塊 具體框圖： cl k _ 5 0 Mr e se tcl k 0d i v 0 :u 0 此模塊的功能是對總的時鐘進行分頻，分出的頻率是讓計數(shù)器用的，因為總的時鐘是 50M的。 計數(shù)器的 分頻模塊 VerilogHDL源代碼： module div0(clk_50M,clk0,reset)。// 總的時鐘是 50M output clk0。 reg [31:0] count。d0。d0。d25_000000)//判斷計時器記到了 25000000嗎 ？ begin count=3239。//計到 25_000000計數(shù)器清零 clk0=~clk0。d1。設(shè)計該模塊的 時候用了一個 32位的計數(shù)器，當計數(shù)器計到 的時候產(chǎn)生時鐘。// 端口的定義 input clk_50M,reset。//分頻后輸出的時鐘 1KHZ reg clk1。//32位的計數(shù)器 always (posedge clk_50M or negedge reset)//異步復(fù)位 begin if(!reset) begin clk1=39。 count=3239。 end else if(count==3239。d0。//輸出的時鐘取反 end//end begin else count=count+139。// 沒計到 50_000計數(shù)器加一 end//end always endmodule // 結(jié)束分頻模塊 數(shù)碼管 的 分頻模塊 的 仿真結(jié)果： 計程模塊： 計程模塊的框圖： c l k 0r e s e ts ta r td i s ta n c e _ e n a b l ed i s ta n c e [7 ..0 ]d i s ta n ce :u 2