【正文】 算機(jī)輔助工程（CAE）、計(jì)算機(jī)輔助工藝（CAPP）、計(jì)算機(jī)機(jī)輔助制造（CAM）、產(chǎn)品數(shù)據(jù)管理（PDM）、制造資源計(jì)劃（MRPII）及企業(yè)資源管理（ERP）等。為了與臺(tái)灣和美國(guó)的設(shè)計(jì)工程師形成更有力的競(jìng)爭(zhēng)，中國(guó)的設(shè)計(jì)隊(duì)伍有必要購入一些最新的EDA技術(shù)。由于科技的發(fā)展，芯片中的數(shù)據(jù)可保持10年不變，且芯片體積小、容量大，因此這種方式具有十分重要的現(xiàn)實(shí)意義和廣闊的市場(chǎng)前景。通過可編程邏輯器件CPLD/FPGA來實(shí)現(xiàn)的，比單片機(jī)功能更穩(wěn)定，且程序簡(jiǎn)潔，易于修改和更新。大多出租車計(jì)價(jià)器是采用C語言通過單片機(jī)來實(shí)現(xiàn)的，不便與硬件連接且功能穩(wěn)定性差。出租車計(jì)價(jià)器是出租車營(yíng)運(yùn)收費(fèi)的專用智能化儀表，是使出租車市場(chǎng)規(guī)范化、標(biāo)準(zhǔn)化的重要設(shè)備。EDA技術(shù)的出現(xiàn)，極大地提高了電路設(shè)計(jì)的效率和可操作性，減輕了設(shè)計(jì)者的勞動(dòng)強(qiáng)度。這一切極大地改變了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)方法、設(shè)計(jì)過程和設(shè)計(jì)觀念，促進(jìn)了EDA技術(shù)的迅速發(fā)展。在電子技術(shù)設(shè)計(jì)領(lǐng)域，可編程邏輯器件（如CPLD、FPGA）的應(yīng)用，已得到廣泛的普及，這些器件為數(shù)字系統(tǒng)的設(shè)計(jì)帶來了極大的靈活性。 EDA是電子設(shè)計(jì)自動(dòng)化（Electronic Design Automation）的縮寫，在20世紀(jì)60年代中期從計(jì)算機(jī)輔助設(shè)計(jì)（CAD）、計(jì)算機(jī)輔助制造（CAM）、計(jì)算機(jī)輔助測(cè)試（CAT）和計(jì)算機(jī)輔助工程（CAE）的概念發(fā)展而來的。1993年，IEEE對(duì)VHDL進(jìn)行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展VHDL的內(nèi)容，公布了新版本的VHDL，即IEEE標(biāo)準(zhǔn)的10761993版本，簡(jiǎn)稱93版。1987年底，VHDL被IEEE和美國(guó)國(guó)防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語言 。本文中給出了計(jì)費(fèi)系統(tǒng)的整體組成框圖和各系統(tǒng)模塊的詳細(xì)設(shè)計(jì)過程，并對(duì)各個(gè)模塊的實(shí)現(xiàn)過程以及相互之間的邏輯關(guān)系，軟件仿真波形圖進(jìn)行了詳細(xì)的解說，最后通過EDA試驗(yàn)箱硬件仿真來演示所設(shè)計(jì)的出租車計(jì)價(jià)器的各個(gè)相關(guān)功能，所得結(jié)果達(dá)到了設(shè)計(jì)要求。本設(shè)計(jì)中采用VHDL硬件描述語言進(jìn)行編程來實(shí)現(xiàn)出租車計(jì)價(jià)器的各個(gè)功能要求。參考資料1．CPLD數(shù)字電路設(shè)計(jì)，清華大學(xué)出版社2．CPLD/FPGA應(yīng)用開發(fā)技術(shù)，人民郵電出版社周 次第1 ～ 4 周第5～8周第9～12周第13～16周第17～18周應(yīng)完成的內(nèi)容閱讀資料，研究算法總體設(shè)計(jì)編寫代碼測(cè)試與調(diào)試程序撰寫論文修改論文準(zhǔn)備答辯指導(dǎo)教師：職稱：講師 2012年1月23日系級(jí)教學(xué)單位審批： 年 月 日摘要出租車計(jì)價(jià)器在最初使用時(shí)的基本功能是根據(jù)行駛里程計(jì)價(jià)，要求精度高，可靠性好但是隨之科學(xué)技術(shù)的發(fā)展，傳統(tǒng)的出租車計(jì)價(jià)器已經(jīng)不能滿足人們多方面的使用要求，因此加強(qiáng)對(duì)出租車計(jì)價(jià)器的多功能設(shè)計(jì)，具有重要的現(xiàn)實(shí)意義。本科畢業(yè)設(shè)計(jì)（論文）基于VHDL的出租車計(jì)價(jià)器燕 山 大 學(xué)2012年6月本科畢業(yè)設(shè)計(jì)（論文）基于VHDL的出租車計(jì)價(jià)器學(xué) 院：信息科學(xué)與工程學(xué)院 專 業(yè)： 學(xué)生 姓名： 學(xué) 號(hào)： 指導(dǎo) 教師： 答辯 日期： 燕山大學(xué)畢業(yè)設(shè)計(jì)（論文）任務(wù)書學(xué)院：信息科學(xué)與工程學(xué)院 系級(jí)教學(xué)單位：光電子系 學(xué)號(hào)學(xué)生姓名專 業(yè)班 級(jí)題目題目名稱基于VHDL的出租車計(jì)價(jià)器題目性質(zhì)：工程設(shè)計(jì) （）；工程技術(shù)實(shí)驗(yàn)研究型（ √ ）；理論研究型（ ）；計(jì)算機(jī)軟件型（ ）；綜合型（ ）（ ）；（ ）；（ ）題目類型（ √ ） （ ）題目來源科研課題（ ） 生產(chǎn)實(shí)際（ ）自選題目（ √ ） 主要內(nèi)容1．基本計(jì)費(fèi)功能；2．白天/夜晚計(jì)費(fèi)功能切換；3．帶數(shù)據(jù)輸出功能，便于和微型打印機(jī)通信；4．停車計(jì)費(fèi)。基本要求1．基本計(jì)費(fèi)功能：，以半公里提前計(jì)費(fèi)；2．白天/夜晚22:00－5:00 ：起步費(fèi)5元/2公里，3．帶數(shù)據(jù)輸出功能，便于和微型打印機(jī)通信；4．具有停車計(jì)費(fèi)功能，；5．總里程超過12km，即2元/公里；6．獨(dú)立撰寫不少于2萬字的論文；7．英文翻譯3000字左右。本設(shè)計(jì)中首先通過VHDL硬件描述語言對(duì)出租車計(jì)價(jià)器的各個(gè)功能進(jìn)行編程，然后通過MAX+PLUSII軟件開發(fā)平臺(tái)進(jìn)行編程和軟件仿真，最后用EDA試驗(yàn)箱進(jìn)行硬件仿真，模擬出租車計(jì)價(jià)器的各個(gè)功能。通過MAX+PLUSII軟件開發(fā)平臺(tái)進(jìn)行編程和軟件仿真，然后通過EDA試驗(yàn)箱進(jìn)行硬件仿真來完成整個(gè)設(shè)計(jì)過程。關(guān)鍵詞：出租車計(jì)價(jià)器；VHDL語言；MAX+PLUS IIAbstractIn the initial utilization，the basic function of taxi taximeter is to calculate the expense by mileage，the requirements mainly focus on the higher precision and better reliability. Now there are lots of additional functions needed by the people as the science rapid developing. So developing the multifunctional taximeter has important meanings.This article proposed a new plan of the taximeter, the VHDL( hardware descriptive language in prehensive application) is used in the plan pleting the logic synthesis and logic optimization, the next designing the development platform is by MAX+PLUS II software, meanwhile，testing and verifying the function achievement through the program emulation mode．The whole structural charts and the detail design process of each systemic module are in the article and each module realization process as well as the logistic relationship between software simulation waveform, carried out in a detailed explanation. Finally the application of EDA experiment box hardware simulation to demonstrate the taximeter each relevant function, the results meet the design requirements.Keywords:The rental car costs the system；the VHDL language：MAX+PLUSII：目 錄摘要 IAbstract II第1章 緒論 1 課題背景 1 VHDL及開發(fā)系統(tǒng)概述 3 VHDL語言簡(jiǎn)介及其結(jié)構(gòu)特點(diǎn) 3 MAX+PLUS II開發(fā)系統(tǒng)概述 6 本章小結(jié) 8第2章 設(shè)計(jì)思路和各部分的實(shí)現(xiàn) 9 出租車計(jì)價(jià)器的特點(diǎn)和功能 9 基本設(shè)計(jì)思路和工作原理 9 分頻部分的實(shí)現(xiàn) 11 時(shí)間部分的實(shí)現(xiàn) 12 里程計(jì)數(shù)部分 15 計(jì)費(fèi)部分 17 譯碼顯示部分 22 本章小結(jié) 28第3章 EDA試驗(yàn)箱硬件仿真結(jié)果 29 EDA試驗(yàn)箱簡(jiǎn)介 29 EDA試驗(yàn)箱仿真結(jié)果 30 本章小結(jié) 33結(jié)論 35參考文獻(xiàn) 37致謝 39附錄1 開題報(bào)告 41附錄2 文獻(xiàn)綜述 45附錄3 中期報(bào)告 51附錄4 英文翻譯 57附錄5 程序代碼 69第1章 緒論 課題背景VHDL全名VeryHighSpeed Integrated Circuit HardwareDescription Language，誕生于1982年。自IEEE1076（簡(jiǎn)稱87版)之后，各EDA公司相繼推出自己的VHDL設(shè)計(jì)環(huán)境，或宣布自己的設(shè)計(jì)工具可以和VHDL接口。VHDL和Verilog作為IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語言，得到眾多EDA公司支持，在電子工程領(lǐng)域，已成為事實(shí)上的通用硬件描述語言。20世紀(jì)90年代，國(guó)際上電子和計(jì)算機(jī)技術(shù)較先進(jìn)的國(guó)家，一直在積極探索新的電子電路設(shè)計(jì)方法，并在設(shè)計(jì)方法、工具等方面進(jìn)行了徹底的變革，取得了巨大成功。這些器件可以通過軟件編程而對(duì)其硬件結(jié)構(gòu)和工作方式進(jìn)行重構(gòu)，從而使得硬件的設(shè)計(jì)可以如同軟件設(shè)計(jì)那樣方便快捷。EDA技術(shù)就是以計(jì)算機(jī)為工具，設(shè)計(jì)者在EDA軟件平臺(tái)上，用硬件描述語言VHDL完成設(shè)計(jì)文件，然后由計(jì)算機(jī)自動(dòng)地完成邏輯編譯、化簡(jiǎn)、分割、綜合、優(yōu)化、布局、布線和仿真，直至對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。 隨著我國(guó)國(guó)民經(jīng)濟(jì)生產(chǎn)總值的增加以及人民生活水平的提高，各大中小城市的出租車營(yíng)運(yùn)事業(yè)發(fā)展迅速，出租車已經(jīng)成為人們?nèi)粘３鲂羞x擇較為普通的交通工具。一種功能完備，簡(jiǎn)單易用，計(jì)量準(zhǔn)確的出租車計(jì)價(jià)器是加強(qiáng)出租車行業(yè)管理，提高服務(wù)質(zhì)量的必需品。本次設(shè)計(jì)采用采用具有多層次的電路設(shè)計(jì)描述功能的VHDL 語言進(jìn)行程序的編寫。采用CPLD芯片為核心，用較少的硬件和適當(dāng)?shù)能浖嗷ヅ浜显O(shè)計(jì)出租車計(jì)價(jià)器，通過軟件編程來完成計(jì)價(jià)器更多的附加功能，具有一定的應(yīng)用價(jià)值。中國(guó)EDA市場(chǎng)已漸趨成熟，不過大部分設(shè)計(jì)工程師面向的是PC主板和小型ASIC領(lǐng)域，僅有小部分（約11%）的設(shè)計(jì)人員開發(fā)復(fù)雜的片上系統(tǒng)器件。在信息通信領(lǐng)域，要優(yōu)先發(fā)展高速寬帶信息網(wǎng)、深亞微米集成電路、新型元器件、計(jì)算機(jī)及軟件技術(shù)、第三代移動(dòng)通信技術(shù)、信息管理、信息安全技術(shù)，積極開拓以數(shù)字技術(shù)、網(wǎng)絡(luò)技術(shù)為基礎(chǔ)的新一代信息產(chǎn)品，發(fā)展新興產(chǎn)業(yè)，培育新的經(jīng)濟(jì)增長(zhǎng)點(diǎn)。有條件的企業(yè)可開展“網(wǎng)絡(luò)制造”，便于合作設(shè)計(jì)、合作制造，參與國(guó)內(nèi)和國(guó)際競(jìng)爭(zhēng)。自動(dòng)化儀表的技術(shù)發(fā)展趨勢(shì)的測(cè)試技術(shù)、控制技術(shù)與計(jì)算機(jī)技術(shù)、通信技術(shù)進(jìn)一步融合，形成測(cè)量、控制、通信與計(jì)算機(jī)（M3C）結(jié)構(gòu)。外設(shè)技術(shù)與EDA工程相結(jié)合的市場(chǎng)前景看好，如組合超大屏幕的相關(guān)連接，多屏幕技術(shù)也有所發(fā)展。在EDA軟件開發(fā)方面，目前主要集中在美國(guó)。日本、韓國(guó)都有ASIC設(shè)計(jì)工具，但不對(duì)外開放[3]。相信在不久的將來會(huì)有更多更好的設(shè)計(jì)工具有各地開花并結(jié)果。EDA技術(shù)發(fā)展迅猛，完全可以用日新月異來描述。EDA水平不斷提高，設(shè)計(jì)工具趨于完美的地步?？删幊踢壿嬈骷?0年代以來經(jīng)歷了PAL，GALCPLD，F(xiàn)PGA幾個(gè)發(fā)展階段，其中CPLD/FPGA高密度可編程邏輯器件，目前集成度已高達(dá)200萬門片，它將各模塊ASC集成度高的優(yōu)點(diǎn)和可編程邏輯器件設(shè)計(jì)生產(chǎn)方便的特點(diǎn)結(jié)合在一起，特別適合于樣品研制或小批量產(chǎn)品開發(fā)，使產(chǎn)品能以最快速度上市，而當(dāng)市場(chǎng)擴(kuò)大時(shí)，他可以很容易的轉(zhuǎn)換掩膜ASIC實(shí)現(xiàn)，因此開發(fā)風(fēng)險(xiǎn)也大為降低。這是一項(xiàng)誕生與由美國(guó)國(guó)防部所支持的研究計(jì)劃，目的是為了把電子電路的設(shè)計(jì)意義以文字或文件的方式保存下來，以便他人能輕易地了解電路的設(shè)計(jì)意義。1 VHDL語言的特點(diǎn)VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口。VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)或稱設(shè)計(jì)實(shí)體(可以是一個(gè)元件、一個(gè)電路模塊或一個(gè)系統(tǒng))分成外部(即端口)和內(nèi)部(即設(shè)計(jì)實(shí)體的內(nèi)部功能和算法完成部分)。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計(jì)的基本點(diǎn)。強(qiáng)大的行為描述能力是避開具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計(jì)大規(guī)模集成電路的重要保證。3）再利用功能VHDL語句的行為描述能力和程序結(jié)構(gòu)決定了它具有支持大規(guī)模集成電路設(shè)計(jì)的分解和對(duì)已有設(shè)計(jì)的再利用功能。設(shè)計(jì)不必各個(gè)都從頭再來，只要在更高的層次上把IP模塊利用起來，能達(dá)到事半功倍的效果。這種設(shè)計(jì)方式突破了傳統(tǒng)門級(jí)設(shè)計(jì)中的瓶頸，極大地減少了電路設(shè)計(jì)的時(shí)間和錯(cuò)誤發(fā)生率，降低了開發(fā)成本，縮短了設(shè)計(jì)周期。因?yàn)閂HDL的硬件描述與具體的工藝和硬件結(jié)構(gòu)無關(guān)，VHDL設(shè)計(jì)程序的硬件實(shí)現(xiàn)目標(biāo)器件有廣闊的選擇范圍。2 VHDL語言的描述風(fēng)格在VHDL結(jié)構(gòu)體中，可以用不同的描述方式或說是建模方法來表達(dá)，通?？蓺w納為行為描述、寄存器傳輸（RTL）描述和結(jié)構(gòu)描述。行為描述主要指順序語句描述，既通常是指古有進(jìn)程的非結(jié)構(gòu)化的邏輯描述。RTL描述是建立在用并行信號(hào)賦值語句(進(jìn)程)基礎(chǔ)上的，RTL描述能比較直觀地表達(dá)底層邏輯行為。結(jié)構(gòu)描述結(jié)構(gòu)描述