【正文】 PLUS II的設(shè)計輸入、處理與校驗功能全部集成在統(tǒng)一的開發(fā)環(huán)境下，這樣可以加快動態(tài)調(diào)試，縮短開發(fā)周期。MAX+PLUS II的編譯器還提供了強大的邏輯綜合與優(yōu)化功能，使用戶比較容易地將其設(shè)計集成到器件中。目前，MAX+PLUS II支持與Cadence、Exemplarlogic、Mentor Graphics、Synplicity、Viewlogic和其它公司所提供的EDA工具的接口。MAX+PLUS II開發(fā)系統(tǒng)有許多優(yōu)點：1. 開放的界面Altera的工作與EDA廠家緊密結(jié)合，使MAX+PLUS II軟件可與其它工業(yè)標(biāo)準(zhǔn)的設(shè)計輸入、綜合與校驗工具相連接。在作仿真前，需要利用波形編輯器編輯一個波形激勵文件，用于仿真驗證時的激勵。在進(jìn)入編譯網(wǎng)表提取功能塊后，MAX+Plus II將從適配文件中提取SNF時序仿真文件Simulation Netlist File(仿真網(wǎng)表文件)。在設(shè)計輸入后，MAX+Plus II的 編譯器將給出設(shè)計輸入的錯誤報告。MAX+Plus II允許來自第三方的EDIF文件輸入，這可以與其他EDA工具進(jìn)行接口。在MAX+Plus II上可以完成整個設(shè)計流程（即：設(shè)計輸入、綜合、適配、時序仿真與功能仿真、以及編程下載），它提供了一種與結(jié)構(gòu)無關(guān)的設(shè)計環(huán)境，使設(shè)計者能方便地進(jìn)行設(shè)計輸入、快速處理和器件編程。 MAX+Plus II 簡介MAX+Plus II是Altera提供的FPGA/CPLD開發(fā)集成環(huán)境，Altera是世界最大的可編程邏輯器件供應(yīng)商之一。在多片級聯(lián)配置時，驅(qū)動下一片的nCE端。nCE：輸入；FLEX10K器件使能輸入，nCE為低時使能配置過程，而且為單片配置時，nCE必須始終為低。 ，而且可以將外電路驅(qū)動為低以延時FLEX10K初始化過程。狀態(tài)輸入。在配置期間，F(xiàn)LEX10K將其驅(qū)動為低。低電位使FLEX10K器件復(fù)位，在由低到高的跳變過程中啟動配置。加電后，F(xiàn)LEX10K立即驅(qū)動該引腳到低電位，然后在100ms內(nèi)釋放掉它，如果配置中發(fā)生錯誤，F(xiàn)LEX10K將其拉低。：圖 FLEX 10K10 LC84－4型芯片引腳主要配置引腳如下：MSELMSEL0：輸入；接地。FLEX10K主要由嵌入式陣列塊、邏輯陣列塊、快速通道（EastTrack）和I/O單元四部分組成。目前匯編語言被大量應(yīng)用于設(shè)備控制、加密破解、。匯編程序通常由三部分組成：指令、偽指令和宏指令。匯編語言的實質(zhì)和機器語言是相同的，都是直接對硬件操作，只不過指令采用了英文縮寫的標(biāo)識符，更容易識別和記憶。匯編語言把匯編程序翻譯成機器語言的過程稱為f匯編。于是匯編語言亦稱為符號語言。 在匯編語合中，用助記符(Memoni)代替操作碼，用地址符號(Symbol)或標(biāo)號(Label)代替地址媽。（5）VHDL對設(shè)計的描述具有相對獨立性，設(shè)計者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設(shè)計實現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨立的設(shè)計。符合市場需求的大規(guī)模系統(tǒng)高效，高速的完成必須有多人甚至多個代發(fā)組共同并行工作才能實現(xiàn)。（2）VHDL豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設(shè)計早期就能查驗設(shè)計系統(tǒng)的功能可行性，隨時可對設(shè)計進(jìn)行仿真模擬。（1）與其他的硬件描述語言相比，VHDL具有更強的行為描述能力，從而決定了它成為系統(tǒng)設(shè)計領(lǐng)域最佳的硬件描述語言。這種將設(shè)計實體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計的基本點。VHDL的程序結(jié)構(gòu)特點是將一項工程設(shè)計，或稱設(shè)計實體（可以是一個元件，一個電路模塊或一個系統(tǒng)）分成外部（或稱可是部分,及端口)和內(nèi)部（或稱不可視部分），既涉及實體的內(nèi)部功能和算法完成部分。 特別適合于設(shè)計的電路有：復(fù)雜組合邏輯電路，如： 譯碼器、編碼器、加減法器、多路選擇器、地址譯碼器…...狀態(tài)機等等……..VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。 是IEEE、工業(yè)標(biāo)準(zhǔn)硬件描述語言有專家認(rèn)為，在新的世紀(jì)中，VHDL于Verilog語言將承擔(dān)起大部分的數(shù)字系統(tǒng)設(shè)計任務(wù)。1993年，IEEE對VHDL進(jìn)行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展VHDL的內(nèi)容，公布了新版本的VHDL，即IEEE標(biāo)準(zhǔn)的10761993版本，（簡稱93版）。自IEEE公布了VHDL的標(biāo)準(zhǔn)版本，IEEE1076（簡稱87版)之后，各EDA公司相繼推出了自己的VHDL設(shè)計環(huán)境，或宣布自己的設(shè)計工具可以和VHDL接口。 第二章 設(shè)計工具和器件介紹 VHDL及匯編語言簡介 VHDL簡介VHDL的英文全名是VeryHighSpeed Integrated Circuit HardwareDescription Language,誕生于1982年。6. 自行設(shè)計滿足本設(shè)計任務(wù)要求的穩(wěn)壓電源。4．顯示器 十進(jìn)制數(shù)字顯示，顯示刷新時間為5秒的輪流顯示或固定顯示，可轉(zhuǎn)換。b)、等精度頻率計的設(shè)計要求功能基于傳統(tǒng)測頻原理的頻率計的測量精度將隨被測信號頻率的下降而降低，即測量精度隨被測信號的頻率的變化而變化，在實用中有較大的局限性，而等精度頻率計不但具有較高的測量精度，且在整個頻率區(qū)域能保持恒定的測試精度。 本系統(tǒng)目的和任務(wù)a)、課題總體目的熟悉FPGA器件的結(jié)構(gòu)及工作原理掌握電路硬件描述方法（原理圖描述、 VHDL語言描述）熟悉數(shù)字頻率計的功能特點及工作原理。1個字誤差，并且測試精度與計數(shù)器中記錄的數(shù)值Nx或Ns有關(guān)。測周期法需要有標(biāo)準(zhǔn)信號的頻率fs，在待測信號的一個周期Tx內(nèi)，記錄標(biāo)準(zhǔn)頻率的周期數(shù)Ns，則被測信號的頻率為：fx=fs/Ns。常用的直接測頻方法主要有測頻法和測周期法兩種。前者是利用電子電路控制電容器充放電的次數(shù)，再用磁電式儀表測量充、放電電流的大小，從而指示出被測信號的頻率值。屬比較法的有：拍頻法、差頻法、示波法。直讀法又稱利用無源網(wǎng)絡(luò)頻率特性測頻法，它包含有電橋法和諧振法。 頻率測量方法概述對于頻率測量所提出的要求，取決于所測頻率范圍和測量任務(wù)。不難理解，EDA技術(shù)已不是某一學(xué)科的分支，或某種新的技能技術(shù)，它應(yīng)該是一門綜合性學(xué)科。在現(xiàn)代化技術(shù)的所有領(lǐng)域種，得以飛速發(fā)展的科學(xué)技術(shù)多為計算機輔助設(shè)計，而非自動化設(shè)計。 EDA技術(shù)在硬件實現(xiàn)方面融合了大規(guī)模集成電路制造技術(shù)、IC版圖設(shè)計技術(shù)、ASIC測試和封裝技術(shù)、FPGA/CPLD編程下載技術(shù)、自動測試技術(shù)等；在計算機輔助工程方面融合了計算機輔助設(shè)計（CAD）、計算機輔助制造（CAM）、計算機輔助測試（CAT）、計算機輔助工程（CAE）技術(shù)譯介多種計算機語言的設(shè)計概念；而在現(xiàn)代電子學(xué)方面則容納了更多的內(nèi)容，如電子線路設(shè)計理論、數(shù)字信號處理技術(shù)、數(shù)字系統(tǒng)建設(shè)模和優(yōu)化技術(shù)及長線技術(shù)理論等。EDA技術(shù)就是依賴功能強大的計算機，在EDA工具軟件平臺上，對以硬件描述語言HDL(Hardware Design Language)為系統(tǒng)邏輯描述手段完成的設(shè)計文件,并自動地完成邏輯編譯、邏輯化簡、邏輯分割、邏輯綜合、結(jié)構(gòu)綜合（布局布線），以及邏輯優(yōu)化和仿真測試，直至實現(xiàn)既定的電子線路系統(tǒng)功能。而等精度的頻率計設(shè)計正是利用了EDA技術(shù)的這一優(yōu)越性。第一章 緒論隨著基于PLD的EDA技術(shù)的發(fā)展和應(yīng)用領(lǐng)域的擴(kuò)大與深入，EDA技術(shù)在電子信息、通信、自動控制及計算機應(yīng)用等領(lǐng)域的重要性日益突出。EDA技術(shù)使得設(shè)計者的工作僅限于利用軟件的方式就可以完成對系統(tǒng)硬件功能的實現(xiàn)。 EDA 技術(shù)現(xiàn)代電子設(shè)計技術(shù)的核心是EDA（Electronic Design Automation）技術(shù)。EDA技術(shù)使得設(shè)計者的工作僅限于軟件的方式，即利用硬件描述語言和EDA軟件來完成對系統(tǒng)硬件功能的實現(xiàn)。因此EDA技術(shù)為現(xiàn)代電子理論和設(shè)計的表達(dá)與實現(xiàn)提供了可能性。顯然，最早進(jìn)入設(shè)計自動化的技術(shù)領(lǐng)域之一是電子技術(shù)，這就是為什么電子技術(shù)始終處于所有科學(xué)技術(shù)發(fā)展最前列的原因之一。它融合多學(xué)科于一體，又滲透于各學(xué)科之中，打破了軟件和硬件簡的壁壘，使計算機的軟件技術(shù)于硬件實現(xiàn)、設(shè)計效率和產(chǎn)品性能合二為一，它代表了電子設(shè)計技術(shù)合應(yīng)用技術(shù)的發(fā)展方向。主要有直讀法、比較法、計數(shù)法。比較法是將被測頻率信號與已知頻率信號相比較，通過觀、聽比較結(jié)果，獲得被測信號的頻率。計數(shù)法又電容充電式和電子計數(shù)式兩種。后者是根據(jù)頻率的定義進(jìn)行測量的一種方法，他是用電子計數(shù)器顯示單位時間內(nèi)通過被測信號的周期個數(shù)來實現(xiàn)頻率的測量。測頻法就是在確定的閘門時間Tw內(nèi)，記錄被測信號的變化周期數(shù)（或脈沖個數(shù)）Nx，則被測信號的頻率為：fx=Nx/Tw。這兩種方法的計數(shù)值會產(chǎn)生177。為了保證測試精度，一般對于低頻信號采用測周期法；對于高頻信號采用測頻法，因此測試時很不方便，所以人門提出等精度測頻方法。學(xué)會利用EDA開發(fā)軟件及裝置實現(xiàn)電路設(shè)計、編程、仿真及下載。在此完成的設(shè)計項目可達(dá)到的指標(biāo)為：1．頻率測量a． 測量范圍 信號：方波、正弦波；幅度：～5V；頻率：～10MHzb．測量誤差≤%2．脈沖寬度測量 a．測量范圍 信號：脈沖波；幅度：～5V；脈沖寬度1μs — 1sb．測量精度≤3．測量并顯示周期脈沖信號（～5V、頻率1Hz～1kHz）的占空比， 占空比變化范圍為10%～90%，測量誤差≤1%。5. 具有自校功能，時標(biāo)信號頻率為1MHz。7. 在以上測量范圍以及測量誤差條件下，進(jìn)行小信號的頻率測量，提出并實 現(xiàn)抗干擾的措施。1987年底，VHDL被IEEE和美國國防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語言 。此后VHDL在電子設(shè)計領(lǐng)域得到了廣泛的接受，并逐步取代了原有的非標(biāo)準(zhǔn)的硬件描述語言?，F(xiàn)在，VHDL和Verilog作為IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語言，又得到眾多EDA公司的支持，在電子工程領(lǐng)域，已成為事實上的通用硬件描述語言。 Very－h(huán)igh－speed integrated Hardware Description Language (VHDL) 用語言的方式而非圖形等方式描述硬件電路,容易修改,容易保存除了含有許多具有硬件特征的語句外，VHDL的語言形式和描述風(fēng)格與句法是十分類似于一般的計算機高級語言。在對一個設(shè)計實體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計就可以直接調(diào)用這個實體。應(yīng)用VHDL進(jìn)行工程設(shè)計的優(yōu)點是多方面的。強大的行為描述能力是避開具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計大規(guī)模電子系統(tǒng)的重要保證。（3）VHDL語句的行為描述能力和程序結(jié)構(gòu)決定了它具有支持大規(guī)模設(shè)計的分解和已有設(shè)計的再利用功能。（4）對于用VHDL完成的一個確定的設(shè)計，可以利用EDA工具進(jìn)行邏輯綜合和優(yōu)化，并自動的把VHDL描述設(shè)計轉(zhuǎn)變成門級網(wǎng)表。 匯編語言簡介編語言(Assembly Language)是面向機器的程序設(shè)計語言。這樣用符號代替機器語盲的二進(jìn)制碼，就把機器語音變成了匯編語言。 使用匯編語言編寫的程序，機器個能直接識別，要由一種程序?qū)R編語言翻譯成機器語言，這種起翻譯作用的程序叫匯編程序，匯編程序是系統(tǒng)軟件中語言處理系統(tǒng)軟件。 匯編語言比機器語言易于讀寫、易于調(diào)試和修改，同時也具有機器語言執(zhí)行速度快，占內(nèi)存空間少等優(yōu)點，但在編寫復(fù)雜程序時具有明顯的局限性，匯編語言依賴于具體的機型，不能通用，也不能在不同機型之間移植。它同樣需要編程者將每一步具體的操作用命令的形式寫出來。匯編程序的每一句指令只能對應(yīng)實際操作過程中的一個很細(xì)微的動作，例如移動、自增，因此匯編源程序一般比較冗長、復(fù)雜、容易出錯，而且使用匯編語言編程需要有更多的計算機專業(yè)知識，但匯編語言的優(yōu)點也是顯而易見的，用匯編語言所能完成的操作不是一般高級語言所能實現(xiàn)的，而且源程序經(jīng)匯編生成的可執(zhí)行文件不僅比較小，而且執(zhí)行速度很快。 FPGA器件簡介本裝置采用Altera公司的FLEX 10K10 LC84－4型芯片為測頻部分核心器件。其中邏輯陣列塊由多個邏輯單元構(gòu)成。nSTATUS：雙向漏極開路；命令狀態(tài)下器件的狀態(tài)輸出。nCONFIG：輸入；配置控制輸入。CONF_DONE：雙向漏極開路；狀態(tài)輸出。所有配置數(shù)據(jù)無誤差接收后，F(xiàn)LEX10K將其置為三態(tài)，由于有上拉電阻，所以將變?yōu)楦唠娖?，表示配置成功。輸入高電位引?dǎo)器件執(zhí)行初始化過程并進(jìn)入用戶狀態(tài)。DCLK：輸入；為外部數(shù)據(jù)源提供時鐘。nCEO：輸出（專用于多片器件）；FLEX10K配置完成后，輸出為低。DATA0：輸入；數(shù)據(jù)輸入，在DATA0引腳上的一位配置數(shù)據(jù)。MAX+Plus II界面友好，使用便捷，被譽為業(yè)界最易用易學(xué)的EDA軟件。MAX+Plus II編譯器支持的硬件描述語言有VHDL（支持VHDL’87及VHDL’97標(biāo)準(zhǔn)）、Verilog HDL及AHDL（Altere HDL）。MAX+Plus II支持層次化設(shè)計，可以在一個新的編輯輸入環(huán)境中對使用不同輸入設(shè)計方式完成的工程模塊（元件）進(jìn)行調(diào)用，從而解決了原理圖與HDL混合輸入設(shè)計的問題。MAX+Plus II擁有性能良好的 設(shè)計錯誤定位器，用于確定文本或圖形設(shè)計中的錯誤。SNF文件詳細(xì)記錄了 當(dāng)前適配的延時和邏輯功能信息，可用于對設(shè)計進(jìn)行時序仿真。編譯和仿真經(jīng)檢測無誤后，便可以將下載信息通過MAX+Plus II提供的編譯器下載入目標(biāo)器件中了。設(shè)計人員可以使用Altera或標(biāo)準(zhǔn)EDA設(shè)計輸入工具來建立邏輯設(shè)計，使用MAX+PLUS II編譯器（Compiler）對Altera器件設(shè)計進(jìn)行編譯，并使用Altera或其它EDA校驗工具進(jìn)行器件或板極仿真。2. 與結(jié)構(gòu)無關(guān)MAX+PLUS II系統(tǒng)的核心Compiler支持Altera公司的FLEX 10K、FLEX 8000、FLEX6000、MAX9000、MAX7000、MAX5000和Classic可編程邏輯器件系列，提供了業(yè)界唯一真正與結(jié)構(gòu)無關(guān)的可編程邏輯設(shè)計環(huán)境。3. 多平臺MAX+PLUS II軟件可在基于48奔騰PC機的Windows 、Windows9Windows 98下運行，也可以在Sun SPAC Stations,HP9000 Serie