【正文】 ROM編程FPGA；外設(shè)模式可以將FPGA作為微處理器的外設(shè)，由微處理器對(duì)其編程。這樣，同一片F(xiàn)PGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。FPGA的編程無須專用的FPGA編程器，只須用通用的EPROM、PROM編程器即可。 　　加電時(shí)，F(xiàn)PGA芯片將EPROM中數(shù)據(jù)讀入片內(nèi)編程RAM中，配置完成后，F(xiàn)PGA進(jìn)入工作狀態(tài)。 　　FPGA是由存放在片內(nèi)RAM中的程序來設(shè)置其工作狀態(tài)的，因此，工作時(shí)需要對(duì)片內(nèi)的RAM進(jìn)行編程。 　　5) FPGA采用高速CHMOS工藝，功耗低，可以與CMOS、TTL電平兼容。 　　3）FPGA內(nèi)部有豐富的觸發(fā)器和I／O引腳。FPGA的基本特點(diǎn)主要有： 　　1）采用FPGA設(shè)計(jì)ASIC電路，用戶不需要投片生產(chǎn)，就能得到合用的芯片。一些FPGA可以讓設(shè)備的一部分重新編輯而其他部分繼續(xù)正常運(yùn)行。一個(gè)因此有關(guān)的重要區(qū)別是很多新的FPGA支持完全的或者部分的系統(tǒng)內(nèi)重新配置。而FPGA卻是有很多的連接單元，這樣雖然讓它可以更加靈活的編輯，但是結(jié)構(gòu)卻復(fù)雜的多。這個(gè)結(jié)構(gòu)由一個(gè)或者多個(gè)可編輯的結(jié)果之和的邏輯組列和一些相對(duì)少量的鎖定的寄存器。 　　CPLD和FPGA的主要區(qū)別是他們的系統(tǒng)結(jié)構(gòu)。CPLD和FPGA包括了一些相對(duì)大數(shù)量的可以編輯邏輯單元。另外一種方法是用CPLD（復(fù)雜可編程邏輯器件備）。廠商也可能會(huì)提供便宜的但是編輯能力差的FPGA。 　　FPGA一般來說比ASIC（專用集成芯片）的速度要慢，無法完成復(fù)雜的設(shè)計(jì)，而且消耗更多的電能。 　　系統(tǒng)設(shè)計(jì)師可以根據(jù)需要通過可編輯的連接把FPGA內(nèi)部的邏輯塊連接起來，就好像一個(gè)電路試驗(yàn)板被放在了一個(gè)芯片里。這些可編輯元件可以被用來實(shí)現(xiàn)一些基本的邏輯門電路（比如AND、OR、XOR、NOT）或者更復(fù)雜一些的組合功能比如解碼器或數(shù)學(xué)方程式。片上系統(tǒng)的實(shí)現(xiàn)將大大減小系統(tǒng)的體積，降低系統(tǒng)的成本，提高系統(tǒng)的處理速度和可靠性。傳統(tǒng)的等精度頻率計(jì)是由中大規(guī)模集成電路構(gòu)成，但這類頻率計(jì)會(huì)產(chǎn)生比較大的延時(shí)，測(cè)量范圍較小，精度不高，可靠性差且電路復(fù)雜。 VHDL即超高速集成電路硬件描述語言,主要用于數(shù)字系統(tǒng)的結(jié)構(gòu)、功能和接口。電子設(shè)計(jì)自動(dòng)化EDA（Electronic Design Automation）技術(shù)是現(xiàn)代電子工程領(lǐng)域的一門新技術(shù)，是一種以計(jì)算機(jī)為基本工作平臺(tái),利用計(jì)算機(jī)圖形學(xué)拓?fù)溥壿媽W(xué)、計(jì)算數(shù)學(xué)以致人工智能學(xué)等多種計(jì)算機(jī)應(yīng)用科學(xué)的最新成果而開發(fā)出來的一整套軟件工具。傳統(tǒng)的硬件設(shè)計(jì)采用自下而上（bottom_up）的設(shè)計(jì)方法。 基于FPGA的等精度頻率計(jì)的發(fā)展現(xiàn)狀在信息技術(shù)高度發(fā)展的今天，電子系統(tǒng)數(shù)字化已成為有目共睹的趨勢(shì)。因?yàn)椴捎肍PGA現(xiàn)場(chǎng)可編程門陣列為控制核心，通過硬件描述語言VHDL編程，在MAX+PLUSII仿真平臺(tái)上編譯、仿真、調(diào)試 ，并下載到FPGA芯片上，通過嚴(yán)格的測(cè)試后，能夠較準(zhǔn)確地測(cè)量方波、正弦波、三角波、矩齒波等各種常用的信號(hào)的頻率，而且還能對(duì)其他多種物理量進(jìn)行測(cè)量。實(shí)現(xiàn)方法靈活，調(diào)試方便，修改容易。將所有器件集成在一塊芯片上，體積大大減小的同時(shí)還提高了穩(wěn)定性，并且可應(yīng)用EDA軟件仿真，調(diào)試，每個(gè)設(shè)計(jì)人員可以充分利用軟件代碼，提高開發(fā)效率，縮短研發(fā)周期，降低研發(fā)成本。隨著現(xiàn)場(chǎng)可編程門陣列FPGA的廣泛應(yīng)用，以EDA工具作為開發(fā)手段，運(yùn)用VHDL等硬件描述語言語言，將使整個(gè)系統(tǒng)大大簡(jiǎn)化，提高了系統(tǒng)的整體性能和可靠性。其特點(diǎn)是直接用現(xiàn)成的IC組合而成，簡(jiǎn)單方便，但由于使用的器件較多，連線復(fù)雜，體積大，功耗大，焊點(diǎn)和線路較多將使成品穩(wěn)定度與精確度大打折扣，而且會(huì)產(chǎn)生比較大的延時(shí)，造成測(cè)量誤差、可靠性差。本次實(shí)驗(yàn)設(shè)計(jì)中采用的是第三種測(cè)頻方案。用時(shí)基TR開閘門，累計(jì)時(shí)標(biāo)ГX的個(gè)數(shù)，則有公式可得Ｆx=1/ГX=N/TR。 方案三：等精度測(cè)頻，按定義式Ｆ＝Ｎ／Ｔ進(jìn)行測(cè)量，但閘門時(shí)間隨被測(cè)信號(hào)的頻率變化而變化。閘門輸出的計(jì)數(shù)脈沖Ｎ＝ГX／TR，則TX=NГX。 方案二：對(duì)被信號(hào)的周期進(jìn)行測(cè)量，再利用Ｆ＝１／Ｔ（頻率＝１／周期）可得頻率。用時(shí)基TR開閘門，累計(jì)時(shí)標(biāo)ГX的個(gè)數(shù)，則有公式可得Ｆx=1/ГX=N/TR。目前常用的測(cè)頻方案有三種：方案一：完全按定義式Ｆ＝Ｎ／Ｔ進(jìn)行測(cè)量?；贔PGA的等精度頻率計(jì)的設(shè)計(jì)與實(shí)現(xiàn)第一章 課題研究概述在電子技術(shù)中，頻率是最基本的參數(shù)之一，并且與許多電參量的測(cè)量方案、測(cè)量結(jié)果都有十分密切的關(guān)系，因此，頻率的測(cè)量就顯得更為重要。測(cè)量頻率的方法有多種,其中電子計(jì)數(shù)器測(cè)量頻率具有精度高、使用方便、測(cè)量迅速，以及便于實(shí)現(xiàn)測(cè)量過程自動(dòng)化等優(yōu)點(diǎn)，是頻率測(cè)量的重要手段之一。被測(cè)信號(hào)Ｆx經(jīng)放大整形形成時(shí)標(biāo)ГX，晶振經(jīng)分頻形成時(shí)基TR。此方案為傳統(tǒng)的測(cè)頻方案，其測(cè)量精度將隨被測(cè)信號(hào)頻率的下降而降低。測(cè)周期時(shí)，晶振ＦR經(jīng)分頻形成時(shí)標(biāo)ГX，被測(cè)信號(hào)經(jīng)放在整形形成時(shí)基TＸ控制閘門。但當(dāng)被測(cè)信號(hào)的周期較短時(shí)，會(huì)使精度大大下降。如圖１所示，被測(cè)信號(hào)Ｆx經(jīng)放大整形形成時(shí)標(biāo)ГX，將時(shí)標(biāo)ГX經(jīng)編程處理后形成時(shí)基TR。此方案閘門時(shí)間隨被測(cè)信號(hào)的頻率變化而變化，其測(cè)量精度將不會(huì)隨著被測(cè)信號(hào)頻率的下降而降。等精度頻率計(jì)是數(shù)字電路中的一個(gè)典型應(yīng)用，其總體設(shè)計(jì)方案有兩種：方案一：采用數(shù)字邏輯電路制作，用IC拼湊焊接實(shí)現(xiàn)。 方案二：采用可編程邏輯器件（CPLD）制作。利用EDA軟件編程，下載燒制實(shí)現(xiàn)。易于進(jìn)行功能擴(kuò)展，可以利用頻率計(jì)的核心技術(shù)，改造成其它產(chǎn)品?？傮w方案比較:比較以上兩種方案，易見采用后者更優(yōu)。 現(xiàn)場(chǎng)可編程門陣列FPGA(Field Programmable GateArray)屬于ASIC產(chǎn)品，通過軟件編程對(duì)目標(biāo)器件的結(jié)構(gòu)和工作方式進(jìn)行重構(gòu)，能隨時(shí)對(duì)設(shè)計(jì)進(jìn)行調(diào)整，具有集成度高、結(jié)構(gòu)靈活、開發(fā)周期短、快速可靠性高等特點(diǎn)，數(shù)字設(shè)計(jì)在其中快速發(fā)展。從傳統(tǒng)的應(yīng)用中小規(guī)模芯片構(gòu)成系統(tǒng)到廣泛地應(yīng)用單片機(jī)，直至今天FPGA/CPLD在系統(tǒng)設(shè)計(jì)中的應(yīng)用，電子技術(shù)已邁入一個(gè)全新的階段。這種設(shè)計(jì)方法在系統(tǒng)的設(shè)計(jì)后期進(jìn)行仿真和調(diào)試，一旦考慮不周，系統(tǒng)設(shè)計(jì)存在較大缺陷，就有可能重新設(shè)計(jì)系統(tǒng)，使設(shè)計(jì)周期大大增加。它主要采用并行工程和自頂向下的設(shè)計(jì)方法,從系統(tǒng)設(shè)計(jì)入手,在頂層的功能方框圖一級(jí)進(jìn)行仿真、糾錯(cuò),并用VHDL、VerilogHDL等硬件描述語言對(duì)高層次的系統(tǒng)行為進(jìn)行描述,在系統(tǒng)一級(jí)進(jìn)行驗(yàn)證,最后再用邏輯綜合優(yōu)化工具生成具體的門級(jí)邏輯電路的網(wǎng)表,其對(duì)應(yīng)的物理實(shí)現(xiàn)級(jí)可以是印刷電路板或?qū)Ｓ眉呻娐稟SIC。等精度頻率計(jì)是數(shù)字電路中的典型應(yīng)用，在現(xiàn)代電子領(lǐng)域中是不可缺少的電子測(cè)量?jī)x器。隨著集成電路技術(shù)的發(fā)展，可以將整個(gè)系統(tǒng)集成到一個(gè)塊上，實(shí)現(xiàn)所謂的片上系統(tǒng)（SOC）。 第二章 FPGA及MAX+plusII． FPGA的簡(jiǎn)介：　　目前以硬件描述語言（Verilog 或 VHDL）所完成的電路設(shè)計(jì)，可以經(jīng)過簡(jiǎn)單的綜合與布局，快速的燒錄至 FPGA 上進(jìn)行測(cè)試，是現(xiàn)代 IC 設(shè)計(jì)驗(yàn)證的技術(shù)主流。在大多數(shù)的FPGA里面，這些可編輯的元件里也包含記憶元件例如觸發(fā)器（Flip－flop）或者其他更加完整的記憶塊。一個(gè)出廠后的成品FPGA的邏輯塊和連接可以按照設(shè)計(jì)者而改變，所以FPGA可以完成所需要的邏輯功能。但是他們也有很多的優(yōu)點(diǎn)比如可以快速成品，可以被修改來改正程序中的錯(cuò)誤和更便宜的造價(jià)。因?yàn)檫@些芯片有比較差的可編輯能力，所以這些設(shè)計(jì)的開發(fā)是在普通的FPGA上完成的，然后將設(shè)計(jì)轉(zhuǎn)移到一個(gè)類似于ASIC的芯片上。 　　早在1980年代中期，F(xiàn)PGA已經(jīng)在PLD設(shè)備中扎根。CPLD邏輯門的密度在幾千到幾萬個(gè)邏輯單元之間，而FPGA通常是在幾萬到幾百萬。CPLD是一個(gè)有點(diǎn)限制性的結(jié)構(gòu)。這樣的結(jié)果是缺乏編輯靈活性，但是卻有可以預(yù)計(jì)的延遲時(shí)間和邏輯單元對(duì)連接單元高比率的優(yōu)點(diǎn)。 　　CPLD和FPGA另外一個(gè)區(qū)別是大多數(shù)的FPGA含有高層次的內(nèi)置模塊（比如加法器和乘法器）和內(nèi)置的記憶體。允許他們的設(shè)計(jì)隨著系統(tǒng)升級(jí)或者動(dòng)態(tài)重新配置而改變。 FPGA工作原理　　FPGA采用了邏輯單元陣列LCA（Logic Cell Array）這樣一個(gè)概念，內(nèi)部包括可配置邏輯模塊CLB（Configurable Logic Block）、輸出輸入模塊IOB（Input Output Block）和內(nèi)部連線（Interconnect）三個(gè)部分。 　　2）FPGA可做其它全定制或半定制ASIC電路的中試樣片。 　　4）FPGA是ASIC電路中設(shè)計(jì)周期最短、開發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一。 　　可以說，F(xiàn)PGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。掉電后，F(xiàn)PGA恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此，F(xiàn)PGA能夠反復(fù)使用。當(dāng)需要修改FPGA功能時(shí)，只需換一片EPROM即可。因此，F(xiàn)PGA的使用非常靈活。如何實(shí)現(xiàn)快速的時(shí)序收斂、降低功耗和成本、優(yōu)化時(shí)鐘管理并降低FPGA與PCB并行設(shè)計(jì)的復(fù)雜性等問題，一直是采用FPGA的系統(tǒng)設(shè)計(jì)工程師需要考慮的關(guān)鍵問題。邏輯綜合器主要指LeonardoSpectrum、Synplify、FPGA Express/FPGA Compiler等。(2)關(guān)鍵步驟的實(shí)現(xiàn)（a） 功能仿真RTL代碼調(diào)用模塊的行為仿真模型測(cè)試程序（test bench）測(cè)試數(shù)據(jù)邏輯仿真器說明： “調(diào)用模塊的行為仿真模型”指的是RTL代碼中引用的由廠家提供的宏模塊/IP，如Altera 提供的LPM庫中的乘法器、存儲(chǔ)器等部件的行為模型。(c)前仿真邏輯綜合器調(diào)用模塊的行為仿真模型測(cè)試數(shù)據(jù)測(cè)試程序（test bench）HDL網(wǎng)表（netlist）邏輯仿真器說明：一般來說，對(duì)FPGA設(shè)計(jì)這一步可以跳過不做，但可用于debug綜合有無問題。Max+plusⅡ界面友好，使用便捷，被譽(yù)為業(yè)界最易用易學(xué)的EDA軟件。 Max+plusⅡ開發(fā)系統(tǒng)的特點(diǎn)　?。?）開放的界面 　　Max+plusⅡ支持與Cadence，Exemplarlogic，Mentor Graphics，Synplicty，Viewlogic和其它公司所提供的EDA工具接口。 　?。?）完全集成化 　　Max+plusⅡ的設(shè)計(jì)輸入、處理與較驗(yàn)功能全部集成在統(tǒng)一的開發(fā)環(huán)境下，這樣可以加快動(dòng)態(tài)調(diào)試、縮短開發(fā)周期。 　　（5）模塊化工具 　　設(shè)計(jì)人員可以從各種設(shè)計(jì)輸入、處理和較驗(yàn)選項(xiàng)中進(jìn)行選擇從而使設(shè)計(jì)環(huán)境用戶化。 　?。?）Opencore特征 　　Max+plusⅡ軟件具有開放核的特點(diǎn)，允許設(shè)計(jì)人員添加自己認(rèn)為有價(jià)值的宏函數(shù)。（2）對(duì)于周期測(cè)試功能，信號(hào)測(cè)試范圍與精度要求與測(cè)頻功能相同。（4）對(duì)于占空比測(cè)試功能，測(cè)試精度為1%～99%。若在一定時(shí)間間隔T內(nèi)測(cè)得這個(gè)周期性信號(hào)的重復(fù)變化次數(shù)N，則其頻率可衰示為f=N/T 。其中脈沖形成電路的作用是：將被測(cè)