【正文】 信號變成脈沖信號，其重復頻率等于被測頻率fx。則門控電路的輸出信號持續(xù)時間亦準確地等于1s。秒信號結(jié)束時閘門關(guān)閉，計數(shù)器停止計數(shù)，各點的波形如圖1(b)所示。 目前，有三種常用的數(shù)字頻率測量方法：直接測量法(以下稱M法)、周期測量法(以下稱T法)和綜合測量法(以下稱M/T法)。T法是通過測量被測信號一個周期時間計時信號的脈沖個數(shù)，然后換算出被測信號的頻率。而M/T法設(shè)實際閘門時間為t，被測信號周期數(shù)為Nx，則它通過測量被測信號數(shù)個周期的時間，然后換算得出被測信號的頻率，克服了測量精度對被測信號的依賴性。測量時，先打開預置閘門，當檢測到被測閘門關(guān)閉時，標準信號并不立即停止計數(shù)，而是等檢測到的被測信號脈沖到達是才停止，完成被測信號的整數(shù)個周期的測量。 系統(tǒng)的硬件框架設(shè)計本系統(tǒng)由脈沖輸入電路、整形電路、核心控制電路(由FPGA構(gòu)成)和輸出顯示電路組成，如圖2所示。外圍的電路相對簡單，只有信號輸入整形電路和數(shù)碼管顯示電路。整形電路是將待測信號整形變成計數(shù)器所要求的脈沖信號。若待測信號為正弦波，輸入整形電路，設(shè)置分析為瞬態(tài)分析，啟動電路，其輸入、輸出波形如圖1(b)所示。 系統(tǒng)設(shè)計與方案論證設(shè)計采用實驗教學中常用的altera公司的FLEX10K10系列芯片，該芯片的反應時間可達ns級，頻率計的測頻范圍可為1Hz～999MHz。其控制和邏輯電路是基于quartus II和VHDL語言進行設(shè)計，外部電路相當簡單。設(shè)計主要由分頻模塊、控制模塊、鎖存模塊等共七個模塊組成。再經(jīng)由lock鎖存之后，由dspnum選擇具體的通路，由dspsel和disp實現(xiàn)動態(tài)掃描顯示，掃描顯示模塊有dspsel控制七段數(shù)碼管的片選信號，間鎖存保存的BCD碼數(shù)據(jù)動態(tài)掃描譯碼，以十進制形式顯示。第四章 等精度頻率計的設(shè)計 圖3 示意圖中的各模塊用VHDL語言生成后，再生成圖3所示的示意圖，經(jīng)編譯鏈接之后就可以下載到系統(tǒng)中。本設(shè)計采用ALTERA公司的FPGA芯片EPF10K10，該芯片管腳間的延遲為5 ns，即頻率為200 MHz，應用標準化的硬件描述語言VHDL有非常豐富的數(shù)據(jù)類型，他的結(jié)構(gòu)模型是層次化的，利用這些豐富的數(shù)據(jù)類型和層次化的結(jié)構(gòu)模型，對復雜的數(shù)字系統(tǒng)進行邏輯設(shè)計并用計算機仿真，逐步完善后進行自動綜合生成符合要求的、在電路結(jié)構(gòu)上可實現(xiàn)的數(shù)字邏輯，再下載到可編程邏輯器件中，即可完成設(shè)計任務 。下面就等精度頻率計設(shè)計的具體電路、VHDL語言程序設(shè)計及原理圖給予描述。用于將1khz的標頻信號分頻，,，（計數(shù)器和脈沖取樣器均由VHDL語言編程實現(xiàn)）（1）10位計數(shù)器的VHDL程序；library ieee。use 。 co :out std_logic。end ctmn10。signal i :integer range 1 downto 0。co=39。 when i=1 and en=39。 else39。process(clk)beginif(reset=39。) then t=0000。event and clk=39。 then if en=39。 then if t=1001 then t=0000。 end if。end if。else i=0。end process。程序說明：此程序為十進制加法計數(shù)器，整個計數(shù)器的工作方式是在時鐘脈沖信號上升沿之際，計數(shù)值就會加1，且計數(shù)器的計數(shù)范圍是0～9（即十進制的0～9）。（2）脈沖產(chǎn)生的VHDL程序：library ieee。entity onepluse is port(apluse,clk,reset: in std_logic。end onepluse。signal state: state_type。139。 elsif clk39。139。139。 end if。139。 end if。139。 end if。end if。with state select blevel=39。 when second, 39。 when others。脈沖取樣器的程序說明：這個程序的作用是產(chǎn)生計數(shù)器所需要的閘門時間，它經(jīng)過10位計數(shù)器分頻后的方波作為輸入，在時鐘脈沖的控制下，產(chǎn)生一定時間的脈沖作為閘門信號。Reset是復位信號，在reset=1時，輸出清零，reset=1時輸出為一定時間的脈沖。而時基信號的產(chǎn)生是由10分頻程序（ctmn10）和onepluse脈沖產(chǎn)生程序所生成的電路模塊組成。use 。 a0,a1,a2,a3:in std_logic。end mux4。end haves。（3） 四路選擇器的波形仿真：如下圖： 四路選擇器波形仿真圖(4) 波形仿真說明：選擇器是由選擇信號s的狀態(tài)來選擇輸入信號，當s為0、時，其輸入信號分別是a0、aaa3。（5）時基信號產(chǎn)生的電路由10分頻程序（ctmn10）和onepluse脈沖產(chǎn)生程序所生成的電路模塊組成。這樣即產(chǎn)生了所需要的閘門時間。（1）計數(shù)器是用來記錄被測信號在閘門時間內(nèi)的脈沖個數(shù)。它的電路可由計數(shù)器基本模塊組成。每一個ctmn10模塊的CO輸出端作為下一個ctmn10的使能端，因CO是CLK的十分頻，即在第二個計數(shù)模塊時每個脈沖計一次數(shù)，所以它的計數(shù)結(jié)果作為可計數(shù)器的十分位，同理，第三個計數(shù)模塊的計數(shù)可作為計數(shù)器的百位，依此類推。兩個D觸發(fā)器的作用是為了保證輸出COUT與fx的同步和防止毛刺等誤輸出信號，讓控制器能及時發(fā)出控制信號。 鎖存器是把計數(shù)器的計數(shù)結(jié)果鎖入鎖存器，不會由于周期性的清零信號reset對計數(shù)器進行清零，為下1S的計數(shù)操作準備。use 。 d : in std_logic_vector(31 downto 0)。end reg32。139。 elsif ld39。139。 end if。end s_haves。在此上頻率計數(shù)器中l(wèi)d由計數(shù)模塊提供，即clk1s 輸出端。也就是說，鎖存器鎖存數(shù)據(jù)的時間至少應為1s。．5顯示電路設(shè)計計數(shù)器中記錄的結(jié)果通過鎖存器鎖存后，由下載板上的七段數(shù)碼管顯示輸出。控制電路由一個控制器來完成，它能根據(jù)外圍部件的狀態(tài)，發(fā)出相應的控制信號，使系統(tǒng)正常運轉(zhuǎn)，根據(jù)要求來可用狀態(tài)機來描述。 Reset Start_100k Start_10k Start_1kldt=’1’ ldt=’1’ ldt=’1’ ldt=’1’ ldt=’1’ ldt=’1’ F100k_t F10k_t F1k_t Cntover=’1’ tover=’1’ tover=’1’ F100k_over F10k_over F1k_over Cnthis0=’1’ this0=’1’ this0=’1’ F100k_low F10k_low F1k_low 控制器狀態(tài)轉(zhuǎn)換圖控制器的VHDL程序：library ieee。entity control isport(clk,reset:in std_logic。 sel_std_f :out std_logic_vector(1 downto 0)。 hundot,tendot,unitdot :out std_logic)。architecture s_have of control istype state_type is(start_f100k,f100k_over,f100k_low,f100k_t, start_f10k,f10k_over,f10k_low,f10k_t, start_f1k,f1k_over,f1k_low,f1k_t)。beginprocess(clk)beginif reset=39。then state=start_f10k。event and clk=39。then case state is when start_f100k= state=f100k_t。139。 end if。139。 end if。139。139。end if。139。 end if。139。 end if。when f10k_t= if tover=39。then state=f10k_low。 if this0=39。then state=f10k_low。 if ldt=39。then state=start_f100k。when f10k_over= if ldt=39。then state=start_f100k。when f10k_low= if ldt=39。then state=start_f1k。when start_f1k=