【正文】 進(jìn)入數(shù)字化和信息化時代，其特點是各類數(shù)字產(chǎn)品的廣泛應(yīng)用，數(shù)字產(chǎn)品不但功能越來越強，結(jié)構(gòu)越來越復(fù)雜，更新速度也越來快，這就要求設(shè)計數(shù)字產(chǎn)品時必須縮短開發(fā)周期，現(xiàn)代電子技術(shù)設(shè)計的核心是EDA技術(shù)， 20世紀(jì)90年代后期，隨著集成電路的發(fā)展，利用大規(guī)模集成電路來完成各種高速、高精度電子儀器的設(shè)計已經(jīng)成為一種行之有效的方法。而隨著出現(xiàn)了以高級描述語言、系統(tǒng)功能仿真和綜合技術(shù)為特征的第三代EDA工具的出現(xiàn)，使得EDA技術(shù)更加完善，這是因為這些EDA工具有以下特征： EDA設(shè)計層次由RLT級提高到系統(tǒng)級（行為級） ，并推出行為級綜合工具，節(jié)約成本，縮短設(shè)計周期；為帶有IP的ASIC設(shè)計提供軟硬件協(xié)同設(shè)計工具；建立并行設(shè)計工程框架結(jié)構(gòu)的集成化工具。綜上所述，F(xiàn)PGA在電子設(shè)計領(lǐng)域有廣闊的發(fā)展空間。但是，現(xiàn)有的頻率計多采用模擬式，電路復(fù)雜，價格昂貴，而且不能直接用于測量，給使用者帶來諸多不便。M 法是在給]3[定的閘門時間內(nèi)測量被測信號的脈沖個數(shù)，進(jìn)行換算得出被測信號的頻率。T法是通過測量被測信號的周期然后換算出被測信號的頻率，這種測量方法的測量精度取決于被測信號的周期和計時精度，當(dāng)被測信號頻率較高時,對計時精度的要求就很高，這種方法比較適合測量頻率較低的信號。 現(xiàn)代相位測量技術(shù)的發(fā)展可分為三個階段：第一階段是在早期采用的諸如李沙育法、阻抗法、和差法、三電壓法等，這些測量方法通常采用對比法和平衡法，雖然方法簡單，但測量精度較低；第二階段是利用數(shù)字電路、微處理器等來構(gòu)成測量系統(tǒng)，使測量精度大大提高；第三階段是充分利用計算機及智能化測試技術(shù)，如在美國等發(fā)達(dá)國家采用了 LABVIEW 虛擬儀器構(gòu)成測試系統(tǒng)，從而大大簡化設(shè)計程度，增強功能，使得相應(yīng)的產(chǎn)品精度更高、功能更全。 在相位測量技術(shù)方面，美國一直處于領(lǐng)先地位，主要的研究機構(gòu)及公司有NBS、 HP 、WDYU 公司及 DRANETZ 實驗室，俄羅斯在此領(lǐng)域也具有較高的水平。至+180176。；在相位準(zhǔn)確度方面，低頻為 ，高頻為 ，微波為 。如國家計量科學(xué)院、國防科工委第二計量研究所、電子部第十研究所、第十四研究所等單位，它們初步奠定了我國相位測量的基礎(chǔ)，研制出一批專用和通用的相位計產(chǎn)品。1979年 12 月，國家計量總局正式批準(zhǔn)進(jìn)行相位量值傳遞。但總的說來，我國的相位測量技術(shù)與發(fā)達(dá)國家相比尚有較大的差距，主要體現(xiàn)在產(chǎn)品品種少，配套產(chǎn)品少，產(chǎn)品測試功能單一，儀器精度、數(shù)字化和自動化不能滿足用戶需求。 (2) 采用新器件及設(shè)計方法提高相位測量的精度。 總而言之，現(xiàn)代電子測量儀器是與智能測量技術(shù)、計算機技術(shù)緊緊結(jié)合在一起的，每一次計算機技術(shù)和電子技術(shù)的革命都帶來電子測量儀器的革命。 本文主要工作及內(nèi)容安排根據(jù)分析調(diào)查結(jié)果，本課題設(shè)計一個基于 FPGA 的等精度頻率與相位計。本設(shè)計的具體工作包括：（1）深入了解 M/T 法測量頻率的技術(shù)，包括：信號預(yù)處理、在一定時間對信號計數(shù)、計數(shù)器數(shù)據(jù)的存儲和處理以及控制信號的設(shè)置。（3）用 VHDL 和 QuartusII 中集成的宏模塊配合完成設(shè)計，VHDL 主要是完成信號預(yù)處理和信號周期計數(shù)以及譯碼顯示，而計算主要是利用宏模塊完成。在后續(xù)章節(jié)中，第二章將簡要介紹頻率相位測量計的基本原理方法以及各項參數(shù)的計算方法等；第三章將介紹等精度頻率與相位計的結(jié)構(gòu)劃分；第四章將討論頻率相位測量計的軟件實現(xiàn)和系統(tǒng)仿真；第五章將對系統(tǒng)功能調(diào)試、測試方法及結(jié)果做詳細(xì)闡述，指出存在的問題及可能的解決方法/思路。這三種]4[方案各有利弊，其中直接測頻法是依據(jù)頻率的含義把被測頻率信號加到閘門的輸入端，只有在閘門開通時間 T(以 1s 計)內(nèi)，被測信號的脈沖送到 32 位計數(shù)器進(jìn)行計數(shù)。但是由于閘門的開通、關(guān)閉NNf?的時間與被測頻率信號的跳變難以同步,因此采用此測量方法在低頻段的相對測量誤差可能達(dá)到 50%，即在低頻段不能滿足設(shè)計要求。直接周期測量法是用被測周期信號直接控制計數(shù)門控電路,使主門開放時間等于，時標(biāo)為 的脈沖在主門開放時間進(jìn)入計數(shù)器。與直接測頻法相似，經(jīng)誤差分析，用該測量SN?法測量時，被測信號的周期越短，測量誤差越大。占空比測量是分別測被測信號的上升沿脈寬 和周期 ，并分別將兩數(shù)值直接顯示出來，以Tw示占空比 ：Q （21）Q/?綜合測頻法的核心思想是通過閘門信號與被測信號同步 , 將閘門時間 τ 控制為被測信號周期長度的整數(shù)倍。預(yù)置或本身閘門關(guān)閉時，標(biāo)準(zhǔn)信號并不立即停止計數(shù)，而是等檢測到被測信號脈沖沿到達(dá)時才停止，完成被測信號整數(shù)個周期的測量。M /T 法測量原理如圖 21 所示。 而標(biāo)準(zhǔn)信x號時鐘的計數(shù) 則存在誤差 ( ) , 即標(biāo)準(zhǔn)信號數(shù)的真實值應(yīng)為NsNs?1??。標(biāo)準(zhǔn)信號的計數(shù)值 越大則測量相對誤差越小，即提高門限時間 τ 和標(biāo)Ns準(zhǔn)信號頻率 可以提高測量精度。 相位測量原理 設(shè)計采用差頻測相，在差頻測量中，又分模擬方法和數(shù)字方法。數(shù)字方法具有速]5[度快、精度高、頻帶寬和便于實時測量和實現(xiàn)測量自動化、智能化等特點。 模擬式直讀相位計 模擬式直讀相位計原理框圖和各點波形見圖 223：圖 22 模擬式制度相位計原理框圖圖 23 模擬式相位計各點波形圖由圖 所示，U 1 和 U2 經(jīng)各自的脈沖形成電路后在各自過零瞬間得到兩組尖脈沖 Uc 和 Ud，Uc 和 Ud 經(jīng)過雙穩(wěn)態(tài)觸發(fā)器后得到的脈沖寬度為 ，周期為 T 的輸?出電壓 Ue 和輸出電流 I，他們的平均值正比于相位差 。但由于它需要長時間測平均值，而且電流本身得誤差和讀數(shù)誤差也比較大，所以很難測得瞬時相位差，而且三極管在高頻區(qū)會失真，也無法滿足高頻測量要求。但這種方法是在近幾年才出現(xiàn)的，原因之一是以前計算器的運算能力不強，很難完成復(fù)雜的 FFT，而隨著 DSP 芯片的出現(xiàn)，其運算能力遠(yuǎn)遠(yuǎn)超過了已有計算機的處理能力，而且 FPGA 的 IP 核中都集成了 DSP 芯片，才使得這種方法成為可能；另一方面，以 A/D 為主的模擬電子技術(shù)發(fā)展遠(yuǎn)遠(yuǎn)不如數(shù)字電子技術(shù)，其計算能力遠(yuǎn)不如數(shù)字電路，測量思路逐漸從“采樣質(zhì)量于速度密集型”轉(zhuǎn)向“計算密集型” ，所以才使得傅立葉方法測量相位能夠?qū)崿F(xiàn) 。又因為 是連續(xù)信號，要在計算機上處理，就必須是離散信號，所以)(?jeX要對 離散化為 ：j (k （27）?????10)2()NnkNjeX（2）DFT 測相原理將待測信號 （n=1,2,…N1）進(jìn)行離散傅立葉變換得：(nf （28）??10)xp())NnkjfkF?求出各點的幅值，被測信號中要測定相位的部分應(yīng)該是波形中的主要部分，所以找到幅值最大的點進(jìn)行傅立葉反變換： （29）??10)2exp())(Nknkjnf ?可以知道，被測信號是一系列正弦信號被 的幅值和相位調(diào)制而成的，按各頻率f分量將被測信號展開可得： （210）?????? ??????????????????? mnNjmnNFnmNjF 2si2cos)(2exp()其中 為幅角，既要求得的相位差。 自動數(shù)字測相圖 24 為自動測相的原理圖，兩個信號經(jīng)過雙穩(wěn)態(tài)觸發(fā)器整形，整形過后變成兩個方波信號，在輸入到一個觸發(fā)器進(jìn)行波形相減，即當(dāng) u2 的下降沿到來時觸發(fā)器置“1”，待到 u1 的下降沿到來時觸發(fā)器置 “0”，這樣 RS 觸發(fā)器的輸出就是兩個信號相減的波形，這個波形的相位就是 uu2 的相位差，CP 脈沖從與門通過，以便實現(xiàn)同步，最后在計數(shù)器中記錄在相減波形一個正周期中通過了多少個標(biāo)準(zhǔn)時鐘脈沖，記為 N 。這種方法相比于模擬方法，精度和可靠程度要高的多，在開發(fā)周期和開發(fā)成本也具有相當(dāng)優(yōu)勢；相比于傅立葉測相法，算法要簡單的多，雖然精度要差一些，但是這個缺點可以通過提高處理頻率來補償，在要求不是非常高的場合，使用這種算法是最合適的，而且在FPGA 中實現(xiàn)起來也較前一種方便的多，可以節(jié)省芯片資源，因為在 FPGA 設(shè)計中有一個重要原則——頻率面積原則，如果要追求高的處理頻率，就要占用更多資源為代價，本設(shè)計的特色之一就是高頻信號處理，所以用一個占用資源少的算法更為合算。設(shè)脈沖寬度為 ，計數(shù)時鐘周期為 ，計數(shù)結(jié)果為 ，則根據(jù)：TxTsN （213）Nf??/就可得出結(jié)果。而占空比的測量，只需用得出的頻率求倒數(shù)，得到被測信號的周期 ，就可以T利用公式 得到，其中 為正脈沖寬度。 FPGA 器件及設(shè)計開發(fā)板介紹 FPGA 簡介FPGA 即現(xiàn)場可編程門列陣，是大規(guī)?？删幊踢壿嬈骷?CPLD 外另一大 PLD器件，與傳統(tǒng) PLD 器件不同的是，傳統(tǒng) PLD 門列陣每個節(jié)點基本器件都是門，用門來組成觸發(fā)器，從而構(gòu)成電路系統(tǒng)；而 FPGA 改用單元結(jié)構(gòu)，也就是說每個節(jié)點上不是門，而是用門、觸發(fā)器等構(gòu)成的邏輯單元，也叫邏輯元胞，并在邏輯單元之間預(yù)先做了許多連線?？删幊踢壿嫻δ苣K排列成一個陣列，散布整個芯片；可編程 I/O 塊內(nèi)完成引腳輸入輸出功能，分布于芯片四周；可編程布線資源將各邏輯功能模塊和 I/O 口連接起來，完成特定功能電路。目前 FPGA 中多使用 4 輸入的 LUT，所以每一個 LUT可看作一個 4 跟地址線的 161RAM，當(dāng)用戶通過原理圖或編程語言描述一個邏輯電路后，F(xiàn)PGA 開發(fā)軟件會自動計算邏輯電路所有結(jié)果，并把結(jié)果寫入 RAM，這樣，當(dāng)有一個輸入信號就等于輸入了一個地址，在表中查到相應(yīng)內(nèi)容，然后輸出即可。圖 32 LAB 結(jié)構(gòu)圖（2） 快速通道在 FPGA 結(jié)構(gòu)中，LE 和器件引腳之間的連接是通過快速通道實現(xiàn)的，快速通道遍布于整個 FPGA 器件，是一系列水平和垂直走向的連續(xù)式布線通道，即器件適于用在非常復(fù)雜的設(shè)計，采用這種布線結(jié)構(gòu)可預(yù)測延時性能。IOE 位于快速通道的行和列的末端，包含一個雙向 I/O 緩沖器和一個寄存器，這個寄存器可以用于需要快速建立時間的外部數(shù)據(jù)的輸入寄存器，也可以作為要求“時鐘到輸出”性能的數(shù)據(jù)輸出寄存器。專用輸入的 4 個引腳可用來驅(qū)動全局信號。而當(dāng) EAB 用來實現(xiàn)計數(shù)器、地址譯碼器、狀態(tài)機、乘法器、微控制器以及 DSP 等復(fù)雜邏輯時，每個 EAB 可以貢獻(xiàn) 100 到 600 個等效門。]7[ 設(shè)計所用開發(fā)平臺（CreateSOPC1000A1CT）簡介CreateSOPC1000A1CT 片上系統(tǒng)教學(xué)開發(fā)平臺采用國際著名可編程邏輯器件公司Altera 的Cyclone 系列100 萬門FPGA 為核心，整個平臺采用模塊化設(shè)計，各種模塊可以自由組合，同時提供豐富的擴展接口，非常適合于FPGA開發(fā)和IP Core的設(shè)計驗證，以及本科生、研究生學(xué)習(xí)FPGA設(shè)計及中、高級SOPC設(shè)計。FPGA可以嵌入FLASH controller, SDRAM controller等外圍接口和Nios II32位微處理器內(nèi)核進(jìn)行較高層次的可編程片上系統(tǒng)（SOPC）設(shè)計，進(jìn)行SOPC設(shè)計時，直接利用C 語言編程,結(jié)合SOPC設(shè)計專業(yè)級集成開發(fā)環(huán)境Nios II IDE 即可完成。本課題的總目標(biāo)是設(shè)計基于 FPGA 的等精度頻率相位計，設(shè)計可分為兩個部分，分別是信號處理和數(shù)據(jù)計算，其中信號處理是接收被測信號在一定時間內(nèi)對被測信號與以基準(zhǔn)信號進(jìn)行分別計數(shù)；數(shù)據(jù)處理是把計數(shù)器的結(jié)果按第二章介紹的方法和公式進(jìn)行加減乘除運算，得到最終結(jié)果 。測量精度全域相對誤差恒為百萬分之二。（3）相位測試功能：測試范圍 0～360176。（4）占空比測試功能：測試范圍為 1%～99%。下面分別對這三個模塊進(jìn)行介紹。分頻器實際上是一個計數(shù)器，通過調(diào)節(jié)計數(shù)器的進(jìn)制，就可以實現(xiàn)相應(yīng)的分頻。圖中，BCLK 和 TCLK 分別是標(biāo)準(zhǔn)頻率信號和被測信號； CL 是使能信號；CLR是全局清 0 信號；SS 是這樣一個信號，當(dāng) CL 為高電平時，被測信號的上升沿將其置 1，下降沿將其清 0；當(dāng) CL 為低電平時，被測信號的上升沿將其清 0，下降沿將其置 1。BZH 和 TF 分別為標(biāo)準(zhǔn)信號計數(shù)器和被測信號計數(shù)器，其中 CLK1 和 CLK2 分別是兩個計數(shù)器的計數(shù)時鐘，BENA 為 BZH 的計數(shù)使能端， ENA 為 TF 計數(shù)使能端，CLR 為清 0 端。當(dāng) SPUL＝0 時，系統(tǒng)被允許進(jìn)行脈寬測試。 圖 33 周期計數(shù)模塊結(jié)構(gòu)圖（3）相位差電路帶有相位差的兩個同頻率信號是通過一個鎖相環(huán)實現(xiàn)的 ，其輸入信號的頻率]10[是 50MHz，輸出信號的頻率是 20MHz，兩個信號之間的相位差為 10ns，在實際應(yīng)用中，兩個產(chǎn)生相位差的信號應(yīng)該是外界輸入的，而不是由系統(tǒng)自己產(chǎn)生，而因為所用的實驗箱資源有限，沒有相關(guān)的信號輸入口，所以只能用這種方法觀察實驗結(jié)果。圖34 相位差產(chǎn)生模塊結(jié)構(gòu)圖如圖 34 所示，相位差電路是通過兩個 D 觸發(fā)器完成的，當(dāng)基準(zhǔn)信號 pa 上升沿到來時，觸發(fā)器 D1 的 Q 端置 1，而 pb 上升沿到來時，觸發(fā)器 D2 的 Q 端置 1，這樣就把 D1 的 Q 端清 0，從而通過 D1 的反向輸出端將 D2 的 Q 端清 0，完成波形相減得到相位差 。圖 35 相位差信號產(chǎn)生模塊仿真結(jié)果 其中，in 為輸入的標(biāo)準(zhǔn)頻率信號，頻率為 50MHz，c0 和 c1 是由鎖相環(huán)產(chǎn)生的帶有固定 5ns 相位差的兩個信號，它們的頻率均為 50MHz，epo 是相位差產(chǎn)生模塊的輸出，從圖中可以看出，生成的相位相