【正文】 xcc Tfff 1?? 。 （ 3） 數(shù)字顯示位數(shù) 頻率計(jì)的數(shù)字顯示位數(shù)決定了頻率計(jì)的分辨率。 （ 4） 測量時(shí)間 頻率計(jì)完成一次測量所需要的時(shí)間，包括準(zhǔn)備、計(jì)數(shù)、運(yùn)算、鎖存和復(fù)位時(shí)間。這 種方法適合于高頻測量，信號(hào)的頻率越高，則相對(duì)誤差越小。被測信號(hào)的周期越長 （ 頻率越低 ） ，則測得的標(biāo)準(zhǔn)信號(hào)的脈沖數(shù) N 越大，則相對(duì)誤差越小 。 等精度頻率測量 算法 傳統(tǒng)的測頻方法有直接測頻法和測周法，在一定的閘門時(shí)間內(nèi)計(jì)數(shù)，門控信號(hào)和被測信號(hào)不同步，計(jì)數(shù)值會(huì)產(chǎn)生一個(gè)脈沖的誤差。等精度頻率測量方法消除了量化誤差，可以在整個(gè)測試頻段內(nèi)保持高精度不變，其精度不會(huì)因被測信號(hào)頻率的高低而發(fā)生變化。 在測量過程中分別對(duì)被測信號(hào) 和標(biāo)準(zhǔn)信號(hào)同時(shí)計(jì)數(shù)。 哈爾濱工業(yè)大學(xué)（威海）本科畢業(yè)設(shè)計(jì)（論文） 6 t1NxNst預(yù) 置 閘 門被 測 信 號(hào)標(biāo) 準(zhǔn) 信 號(hào)實(shí) 際 閘 門 圖 21 測量原理 預(yù)置閘門信號(hào) 1t 和實(shí)際閘門信號(hào) t 不相等，但兩者差值不會(huì)相差被 測信號(hào)的一個(gè)周期 。 等精度測量誤差分析 計(jì)數(shù)器對(duì)標(biāo)準(zhǔn)信號(hào)的計(jì)數(shù)是 sN ，被測信號(hào)的計(jì)數(shù)是 xN ， 標(biāo)準(zhǔn)信號(hào)的頻率為 sf ，被測信號(hào)的頻率 ssxx fNNf ? （ 22） 由式 （ 22） 可知，若忽略標(biāo)頻的 sf 誤差，則等精度測頻可能產(chǎn)生的相對(duì)誤差為 100)( 00 ?? ?f ff x? （ 23） 其中 0f 為被測信號(hào)頻率的準(zhǔn)確值。而 對(duì) sf 的計(jì)數(shù) sN 最多相差一個(gè)數(shù)的誤差，即 1??sN ,其測量頻率為 哈爾濱工業(yè)大學(xué)（威海）本科畢業(yè)設(shè)計(jì)（論文） 7 sss x fNN Nfx ?????? ??? （ 24） 將式（ 22）和（ 24）代入式（ 23），并整理得 sss ftNN ???? 1? （ 25） 從公式 （ 25） 可以看出等精 度算法 產(chǎn)生的誤差和被測信號(hào)的頻率無關(guān)，僅與閘門時(shí)間和標(biāo)準(zhǔn)信號(hào)頻率有關(guān)，從而實(shí)現(xiàn)整個(gè)頻率段的等精度測量 [7]。利用 VerilogHDL 語言編寫一個(gè)除法器程序，用 FPGA 做除法運(yùn)算，所得結(jié)果 送單片機(jī)進(jìn)行數(shù)據(jù)轉(zhuǎn)換并用 LED現(xiàn)實(shí)， 設(shè)計(jì)主體流程圖 如圖 22 所示 。 1 的誤差，而且實(shí)現(xiàn)了在整個(gè)測量頻域內(nèi)的等精哈爾濱工業(yè)大學(xué)（威海）本科畢業(yè)設(shè)計(jì)（論文） 8 度。通過設(shè)計(jì)主體流程圖可以清晰地知道此多周期同步測頻法在 FPGA 上實(shí)現(xiàn)的過程。 FPGA 部分分為 計(jì)數(shù)部分和除法器部分 。 EasyFPGA030 主芯片采用 Actel 的 A3P030，封裝為 VG100。將可用的 I/O 全部引出，對(duì)于板上沒有的外設(shè)可通過這些 I/O 進(jìn)行擴(kuò)展，鍛煉使用者的設(shè)計(jì)創(chuàng)新能力，并將下載口引出可以通過 USB 的FlashPro3 來下載，或通過引出的下載口去下載其他器件 。 圖 31 EasyFPGA030 開發(fā)板 功能特點(diǎn) ： （ 1） I/O 口全部引出，方便進(jìn)行二次開發(fā) 。 （ 2） 可以通過芯片內(nèi)部的 FlashROM 進(jìn)行 數(shù)據(jù)存儲(chǔ) ， 提供 1kbit 的片內(nèi)可編程非易失性 FlashROM 信息存儲(chǔ) ； （ 3） 板上集成了高性能的并口下載器，通過連接并口電纜即可下載 ； （ 4） 基于非易失性 Flash 技術(shù)，單芯片解決方案，上電即行； 哈爾濱工業(yè)大學(xué)（威海）本科畢業(yè)設(shè)計(jì)（論文） 10 （ 5） 高度的安全性，保護(hù)知識(shí)產(chǎn)權(quán) ， 高度的可靠性，固件錯(cuò)誤免疫； （ 6） 靈活高效的全局時(shí)鐘網(wǎng)絡(luò)，提高設(shè)計(jì)性能 ，開發(fā)板上提供48MHz 的晶振頻率 ； （ 7） 在封裝上， A3P030 有 132QFN 和 100VQFP 兩種 ，此工程用的是開發(fā)板是 100VQFP 封裝型號(hào) ； LiberoIDE 是 Actel FPGA 的集成開發(fā)環(huán)境 ，提供完整的 FPGA 設(shè)計(jì)工具，支持原理圖， HDL 輸入，并以用戶 GUI 的方式顯示 FPGA 的設(shè)計(jì)過程。簡化設(shè)計(jì)過程，方便用戶使用，能夠使設(shè)計(jì)得到最佳優(yōu)化，大大提高系統(tǒng)的性能。 Synplify： Synplicity 公司提供的專門針對(duì) FPGA/CPLD 的邏輯綜合工具，采用先進(jìn)的 Timing Driven（時(shí)序驅(qū)動(dòng)）核 （行為級(jí)綜合提取技術(shù)）算法引擎，使用簡便、性能優(yōu)良、軟件更新和技術(shù)創(chuàng)新速度快、綜合面積較小、綜合速度快。 ViewDraw：圖形化設(shè)計(jì)輸入工具，使用麻煩 ，不易操作管理，容易出錯(cuò)，不推薦使用。 WaveFormer:專用波形激勵(lì)生成工具，手動(dòng)繪圖方式生成用戶所需要的波形激勵(lì)文件，免去編寫 HDL 激勵(lì)文件的繁瑣，不能描述復(fù)雜的測試激勵(lì)向量， 非常適合初學(xué)者的使用。 CoreConsole：用于配置處理器軟核、總線和外圍設(shè)備，準(zhǔn)許設(shè)計(jì)者用圖形化的方式快速搭建系統(tǒng)級(jí)的平臺(tái)，如 805 ARM CortexM1 平臺(tái)，用戶任意添加處理器的外設(shè)。 集成開發(fā)軟件 設(shè)計(jì)流程如圖 32 所示 。 圖 33 計(jì)數(shù)器 哈爾濱工業(yè)大學(xué)（威海）本科畢業(yè)設(shè)計(jì)（論文） 12 rest：復(fù)位信號(hào)。當(dāng)置高時(shí)，計(jì)數(shù)器開始計(jì)數(shù)； clkx：被測頻率信號(hào)； clk：時(shí)鐘信號(hào)，由 EasyFPGA030 開發(fā)板提供的 48MHz 的 時(shí)鐘控制信號(hào)； ctl：量程控制選擇，低電平為 1Hz1KHz，高電平為 1KHz1MHz； ok：通信控制信號(hào)，在計(jì)數(shù)器完成計(jì)數(shù)后置高電平，通知除法器取數(shù)，并進(jìn)行除法運(yùn)算； Ns， Nx：分別是對(duì)標(biāo)準(zhǔn)信號(hào)和被測信號(hào)計(jì)數(shù)， 位寬帶為 11 為。 clkx 被測信號(hào)設(shè)置的是 1MHz，標(biāo)準(zhǔn)信號(hào) clks 由 48MHz 分頻得到的是 1KHz，計(jì)數(shù)器計(jì)得 Nx=20xx， Ns=2。結(jié)果正確。 圖 35 分頻模塊 rest：復(fù)位控制信號(hào) ，負(fù)脈沖有效； clk：時(shí)鐘信號(hào)，由 EasyFPGA030 開發(fā)板提供的 48MHz 的時(shí)鐘控制信號(hào)； 哈爾濱工業(yè)大學(xué)（威海）本科畢業(yè)設(shè)計(jì)（論文） 13 ctl：分頻控制信號(hào)，控制分頻的的大小。 圖 37 預(yù)置閘門信號(hào) 生成模塊 rest：復(fù)位信號(hào)，負(fù)脈沖 有效； clk：時(shí)鐘信號(hào)。 圖 38 實(shí)際閘門信號(hào)生成模塊 rest：復(fù)位信號(hào)，負(fù)脈沖有效； clkp： 預(yù)置閘門信號(hào)輸入端， 與預(yù)置閘門信號(hào)模塊的 clkp 端口相連； clkx：被測信號(hào)輸入端； 哈爾濱工業(yè)大學(xué)（威海）本科畢業(yè)設(shè)計(jì)（論文） 14 clkr：實(shí)際閘門信號(hào)輸出端，利用預(yù)置閘門信號(hào)與被測信號(hào)產(chǎn)生一 個(gè) 實(shí)際閘門信號(hào)； 計(jì)數(shù) Nx模塊 計(jì)數(shù) Nx模塊是利用實(shí)際閘門模塊產(chǎn)生的實(shí)際閘門控制信號(hào)來控制對(duì)被測量信號(hào) Nx進(jìn)行計(jì)數(shù)，其模塊設(shè)計(jì) 如圖 39 所示 。 圖 310 標(biāo)準(zhǔn)信號(hào) 計(jì)數(shù)器 rest：復(fù)位信號(hào)，負(fù)脈沖有效； clks：標(biāo)準(zhǔn)信號(hào)輸入端。 Nx：計(jì)數(shù)器輸出端，在實(shí)際閘門信號(hào)的高電平寬度內(nèi)，對(duì)標(biāo)準(zhǔn)信號(hào)的上升沿計(jì)數(shù)，輸出一個(gè) 11 位 2 進(jìn)制數(shù)； 通信控制模塊 通信控制模塊是在計(jì)數(shù)器對(duì)被測信號(hào)和標(biāo)準(zhǔn)信號(hào)計(jì)數(shù)完之后產(chǎn)生一個(gè)高電平的 ok 信號(hào)，這個(gè)信號(hào)通知后面的除法器模塊計(jì)數(shù)完成，可以取測量數(shù)據(jù)進(jìn)行運(yùn)算處理了，其模塊設(shè)計(jì) 如圖 311 所示 。以 clkr 的下降沿作為計(jì)數(shù)完成時(shí)刻； start：開始信號(hào)，高電平有效，與預(yù)置閘門模塊的 start 是同一信號(hào)； ok：控制信號(hào)輸出端口，在計(jì)數(shù)器完成計(jì)數(shù)是 ok 產(chǎn)生一個(gè)高電平，通知后面的除法器模塊開始對(duì)計(jì)數(shù)器模塊所計(jì)得的數(shù)取值； 計(jì)數(shù)器各模塊連接詳 圖 把計(jì)數(shù)器內(nèi)部各個(gè)模塊：分頻模塊，預(yù)置閘門模塊，實(shí)際閘門模塊，計(jì)數(shù)器 Nx模塊，計(jì)數(shù)器 Ns 模塊，通信控制模塊 之間的端口用圖形化設(shè)計(jì)的方式連接起來， 連接時(shí)注意輸出端口必須與輸入端口連接，否側(cè)將會(huì)出錯(cuò)，把外部輸入端口設(shè)置成頂層端口， 其連線 如圖 312 所示 。 圖 313 除法器 rest：復(fù)位信號(hào)，負(fù)脈沖有效； clk：時(shí)鐘控制信號(hào)，輸入的是開發(fā)板上的 48MHz 的時(shí)鐘頻率； start：開始 信號(hào)，高電平有效。當(dāng)做完除法時(shí)， ready 給出一個(gè)負(fù)脈沖信號(hào)； D， R：分別為除法器除得的商和 余數(shù)； 哈爾濱工業(yè)大學(xué)（威海）本科畢業(yè)設(shè)計(jì)（論文） 17 除法器仿真結(jié)果如圖 315 所示 。 圖 315 除法器模塊仿真結(jié)果 除法 控制器 除法控制器是接受控制信號(hào)通知后面的除法運(yùn)算模塊進(jìn)行取數(shù)并控制除法運(yùn)算模塊進(jìn)行運(yùn)算，當(dāng)除數(shù)為零時(shí)產(chǎn)生一個(gè) err 信號(hào)，表示運(yùn)算出錯(cuò) ，其模塊設(shè)計(jì) 如圖 314 所示 。與計(jì)數(shù)器模塊的 ok 信號(hào)端相連； load： 運(yùn)算器開始 數(shù)據(jù)裝載控制信號(hào)； run： 運(yùn)算器開始 運(yùn)算控制信號(hào)； err：數(shù)據(jù)出錯(cuò)信號(hào)端，但被除數(shù)為零時(shí)， err 被置高； 除法器狀態(tài)機(jī)源程序 [9]： module div_ctl(clk, rest, start, invalid, load, run, err)。b001。b010。b100。 output load, run, err。 reg [3:0] count。 always(current_state or invalid or count ) begin case(current_state) STATE_INIT: begin err=0。 load=1。 if(start==0) next_state=STATE_INIT。 end STATE_RUN: begin load=0。 count=count+139。 if(invalid)//1 begin err=1。 end else if(count==3000) next_state=STATE_FINISH。 run=0。b000。 else current_state=next_state。 圖 316 除法器數(shù)據(jù)通路 rest：復(fù)位信號(hào)，負(fù)脈沖有效； clk：時(shí)鐘控制信號(hào)，輸入的是開發(fā)板上 48MHz 的時(shí)鐘頻率； 哈爾濱工業(yè)大學(xué)（威海）本科畢業(yè)設(shè)計(jì)（論文） 20 load：開始數(shù)據(jù)裝載信號(hào)輸入端； run：開始數(shù)據(jù)運(yùn)算輸入端； A， B：分別為 被 除數(shù)和除數(shù)； invalid：當(dāng)被除數(shù)為零時(shí)，此端口輸出高電平。 parameter n=11。 input [n1:0] A, B。 output invalid,ok。 reg ok。 wire invalid。 assign invalid=(BO==0)。b1, R}{139。 always(posedge clk or negedge rest) begin if(!rest) begin D=0。 ok=0。 R=A。 end else if(runamp。carry) begin R=minus。b1。 end endmodule 此 除法器利用的是最簡單的除法算法，是利用減法來做 除法。 通信信號(hào)轉(zhuǎn)換模塊 通信信號(hào)轉(zhuǎn)換模塊主要是除法運(yùn)算器產(chǎn)生的 ok 電平控制信號(hào)轉(zhuǎn)換為一個(gè)負(fù)脈沖的控制信號(hào)，因?yàn)閱纹瑱C(jī)的外部中斷控制可以是低電平中斷，也可以是負(fù)脈沖中斷，但低電平中斷必須在外部加強(qiáng)制關(guān)中斷的電路，因此負(fù)脈沖控制在電路設(shè)計(jì)上更簡便，其模塊設(shè)計(jì) 如圖 317 所示 。 哈爾濱工業(yè)大學(xué)（威海）本科畢業(yè)設(shè)計(jì)（論文） 22 圖 318 除法器內(nèi)部模塊連接細(xì)圖 本章小結(jié) 本章主要介紹了 FPGA 的軟件，硬件結(jié)構(gòu)，頻率計(jì)設(shè)計(jì)過程和各個(gè)模塊的詳細(xì)設(shè)計(jì)方法。計(jì)數(shù)器模塊與除法器模塊相連接如圖 319 所示。 從仿真波形上可以清楚地看到，被測信號(hào)在激勵(lì)文件中設(shè)置為 fx=100KHz， ctl置高對(duì) 48MHz 頻率分頻得到標(biāo)準(zhǔn)頻率 clks=1KHz，結(jié)果為商 D=00001100100（二進(jìn)制）=100（十進(jìn)制），余數(shù) R=0。結(jié)果完全正確。 所用的器件， Ateml公司的 51 單片機(jī)， 74LS244， 74LS14， 4 位 共陽極數(shù)碼管，電阻，電容，導(dǎo)線若干 ， 12MHz 晶振一個(gè) 。 P0 組端口作為 LED 的段選位， ， ， 作為 LED 的位選信號(hào)。 三極管：對(duì)單片機(jī)輸出的位選信號(hào)電流進(jìn)行放大。 最終所焊接的電路板如圖 41 所示： 圖 41 顯示與整形部分電路板 哈爾濱工業(yè)大學(xué)（威海）本科畢業(yè)設(shè)計(jì)（論文） 25 單片機(jī)顯示 模塊 相關(guān)硬件介紹 [11]： （ 1） AT89C51 是一種帶 2K 字節(jié)閃存可編程可擦除只讀存儲(chǔ)器的單片機(jī)。該器件采用 ATMEL 高密度非易失存儲(chǔ)器制造技術(shù)制造，與工業(yè)標(biāo)準(zhǔn)的 MCS51指令集和輸出管腳相兼容。 圖 42 功能管腳 主要特性： 與 MCS51 兼容 ； 4K