【正文】 過(guò)限幅整形電路后的信號(hào)。 (8) SSO, SSI:計(jì)數(shù)位讀出選通控制。 (6) STROBE:為預(yù)置門(mén)閘，門(mén)寬可通過(guò)鍵盤(pán)由單片機(jī)控制， STROBE=1 時(shí)，預(yù)置門(mén)打開(kāi) :STROBE=0 時(shí)，預(yù)置門(mén)關(guān)閉。 (5) AS:自校和測(cè)頻選擇。 (3) CLR:系統(tǒng)全清零功能。 CS=0 時(shí)，等精度測(cè)頻 。由 P1 口輸出控制。利用 AT89C51 的 PO 口讀計(jì) 數(shù)器 COUNT 輸出B [7. .0］標(biāo)準(zhǔn)頻率信號(hào)的值， P2口讀計(jì)數(shù)器 COUNT 輸出 B[15.. 8)被測(cè)信號(hào)的值。 單片機(jī)控制電路 單片機(jī)測(cè)頻控制電路如圖 37所示，由單片機(jī)完成整個(gè)測(cè)量電路的測(cè)試控制、數(shù)據(jù)處理和顯示輸出， CPLD 完成各種測(cè)試功能。當(dāng) P3 口寫(xiě)入‘ 1’后，被內(nèi)部上拉為高電平，并用作輸入。P2口當(dāng)用作外部程序存儲(chǔ)器或外部數(shù)據(jù)存儲(chǔ)器進(jìn)行存取時(shí)， P2口輸出 16位地址的高八位。 P1 口管腳寫(xiě)入‘ I’后，被內(nèi)部上拉為高，可用作輸入。在快閃編程時(shí)， P0 口輸入，當(dāng)快閃進(jìn)行校驗(yàn)時(shí)， P0 口輸出，此時(shí) P0 外部必須被拉至高電平。當(dāng) P1 口的管腳輸入數(shù)據(jù)時(shí)，應(yīng)先把口置 ’ 1’ 。由于將多功能 8位 CPU 和快閃存儲(chǔ)器組合 在單個(gè)芯片中， ATMEL 的 AT89C51 是一種高效微控制器，為很多嵌入式控制系統(tǒng)提供了一種靈活性高且價(jià)廉的方案。低電壓，高性能 CMOS 結(jié)構(gòu)的 8位單片機(jī)。在檢測(cè)到上沿并緊接一個(gè)下沿后， CONTRL2 不再發(fā)生變化直到下一個(gè)初始化信號(hào)到來(lái)。ENDD 輸出高電平以便通知單片機(jī)測(cè)量計(jì)數(shù)已經(jīng)結(jié)束 。 CONTRL2 子模塊的主要特點(diǎn)是 :電路的設(shè)計(jì)保證了只有 CONTRL2 被初始化后才能工作，否則 PUL 輸出始終為零。 (4)在被測(cè)脈沖的下沿到來(lái)時(shí)， CONTRL2 的 PUL 端輸出低電平，計(jì)數(shù)器 CNT2 被 關(guān)斷。 (2)將 GATE 的 CNL 端置高電平，表示開(kāi)始脈沖寬度測(cè)量，這時(shí) CNT2 的輸入信號(hào)為 FSD。 脈沖寬度測(cè)量和占空比測(cè) 量模塊設(shè)計(jì) 根據(jù)上述脈寬測(cè)量原理，設(shè)計(jì)如圖 35(CONTRL2)所示的電路原理示意圖。當(dāng) D觸發(fā)器的輸入端 START 為低電平時(shí)，若 FIN端輸入一個(gè)脈沖上沿，則 FIN→ CLK1 與 FSD→ CLK2 的信號(hào)通道被切斷。 (4)計(jì)數(shù)結(jié)束后， CONTRL 的 EEND 端將輸出低電平來(lái)指示測(cè)量計(jì)數(shù)結(jié)束，單片機(jī)得到此信號(hào)后，即可利用 ADRC (P2. 2) , ADRB (P2. 1) , ADRA (P2. 0)分別讀回 CNTI 和 CNT2 的計(jì)數(shù)值，并根據(jù)等精度測(cè)量公式進(jìn)行運(yùn)算，計(jì)算出被測(cè)信號(hào)的頻率或周期值。 (2)由預(yù)置門(mén)控信號(hào)將 CONTRL 的 START 端置高電平，預(yù)置門(mén)開(kāi)始定時(shí)，此時(shí)由被測(cè)信號(hào)的上沿打開(kāi)計(jì)數(shù)器 CNT1 進(jìn)行計(jì)數(shù)，同時(shí)使 標(biāo)準(zhǔn)頻率信號(hào)進(jìn)入計(jì)數(shù)器CNT2。 (7) SEL〔 2. 0〕 (P2. 2, P2. 1, P2. 0):計(jì)數(shù)值讀出選通控制。利用此功能可分別 獲得脈寬和占空比數(shù)據(jù)。 (5) START (P2. 5):當(dāng) TF=0 時(shí)，作為預(yù)置門(mén)閘，門(mén)寬可通過(guò)鍵盤(pán)由單片機(jī)控制， START=1 時(shí)預(yù)置門(mén)開(kāi) 。 (4) CHOICE (P3. 2):自校 /測(cè)頻選擇， CHOICE=1 測(cè)頻 。當(dāng) TF=1 時(shí) CLRTRIG 的上跳沿將啟動(dòng) CNT2，進(jìn)行脈寬測(cè)試計(jì)數(shù)。TF=1 時(shí)測(cè)脈寬。 (4)待測(cè)信號(hào)經(jīng)放大整形后輸入 CPLD/FPGA 的 TCLK。 (2)顯示電路由 8 個(gè)數(shù)碼管組成 :7個(gè) LED 數(shù)碼管組成測(cè)量數(shù)據(jù)顯示器，另一個(gè)獨(dú)立的數(shù)碼管用于狀態(tài)顯示。 P3 口為 LED 的串行顯示控制口。 系統(tǒng)的基本工作方式如下 : (1) PO 口是單片機(jī)與 FPGA 的數(shù)據(jù)傳送通信口， P1 口用于鍵盤(pán)掃描，實(shí)現(xiàn)各測(cè)試功能的轉(zhuǎn)換 。可以用七個(gè)數(shù)碼顯示管顯示測(cè)量結(jié)果，最高可表示百萬(wàn)分之一的精度?？梢杂梦鍌€(gè)鍵執(zhí)行測(cè)量控制，一個(gè)是復(fù)位鍵，其余是命令鍵。安排單片機(jī)的 P0 口直接讀取測(cè)量數(shù)據(jù)， P2口向 FPDA發(fā)控制命令。 （ 4）單片機(jī)電路模塊。是測(cè)頻的核心電路模塊，可以由 FPDA 等 PLD 器件但當(dāng)。用于對(duì)待測(cè)信號(hào)進(jìn)行放大和整形，以便作為 PLD 器件的輸入信號(hào)。CPLD/FPGA 完成各種測(cè)試功能 :鍵盤(pán)控制命令通過(guò)一片 74LS165 并入串出移位寄存器讀入單片機(jī)，實(shí)現(xiàn)測(cè)頻、測(cè)寬及脈測(cè)占空比等功能，單片機(jī)從 CPLD/FPGA 讀回計(jì)數(shù)數(shù)據(jù) 并進(jìn)行運(yùn)算，向顯示電路輸出測(cè)量結(jié)果 :顯示器電路采用七段 LED 動(dòng)態(tài)顯示，由 8 個(gè)芯片 74LS164 分別驅(qū)動(dòng)數(shù)碼管。因此，我們選擇單片機(jī)和 CPLD/FPGA的結(jié)合來(lái)實(shí)現(xiàn)。本系統(tǒng)設(shè)計(jì)的基本指標(biāo)如下 : （ 1）頻率測(cè)量 a．測(cè)量信號(hào)：方波；頻率： 1Hz～ 9999Hz b．測(cè)量誤差＜ % （ 2）顯示器 十進(jìn)制數(shù)字顯示，顯示刷新時(shí)間 1～ 3 秒連續(xù)可調(diào)，對(duì)上述測(cè)量功能用 8位 7 段數(shù)碼管顯示。 如圖 22 當(dāng)方波預(yù)置門(mén)控信號(hào)由低變?yōu)楦唠娖綍r(shí)，經(jīng)整形后的被測(cè)信號(hào)上升一沿啟動(dòng) D 觸發(fā)器，由 D 觸發(fā)器的 R端同時(shí)啟動(dòng)可控計(jì)數(shù)器 CNT1 和 CNT2 同時(shí)計(jì)數(shù)，當(dāng)預(yù)置門(mén)為低電平時(shí)，隨后而至的被測(cè)信號(hào)使可控計(jì)數(shù)器同時(shí)關(guān)閉。這種測(cè)量方式的精度隨被測(cè)信號(hào)頻率的變化而變化。 QuartusⅡ的安裝需要的 PC 機(jī)系統(tǒng)配置：奔騰Ⅱ或更好的 PC 機(jī)， 256 MB 以上的有效內(nèi)存，不低于 128 MB 的物理內(nèi)存， GB 以上的硬盤(pán)空間， Windows 9 Windows 2020 或 Windows NT 、 Windows NT 操作系統(tǒng)， 17英寸顯示器。 目前使用最廣的是 QuartusⅡ， QuartusⅡ是 Altera 的新一代設(shè)計(jì)開(kāi)發(fā)軟件，支持 APEX20K、 APEXⅡ、 Excalibur、 Mercury 以及 Stratix 等新器件系列。 MAX ＋ PLUSⅡ和 Quartus Ⅱ提供了一種與結(jié)構(gòu)無(wú)關(guān)的設(shè)計(jì)環(huán)境，設(shè)計(jì)人員不需要精通器件的內(nèi)部結(jié)構(gòu)，只需要運(yùn)用自己熟悉的輸入工具（如原理圖輸入或高級(jí)行為描述語(yǔ)言）進(jìn)行設(shè)計(jì)，利用 MAX ＋ PLUSⅡ和 QuartusⅡ可以將這些設(shè)計(jì)轉(zhuǎn)換為最終結(jié)構(gòu)所需要的格式。從早期的 A＋ PLUS、 MAX＋ PLUS 發(fā)展到 目前的 MAX＋ PLUSⅡ、 Quartus、 QuartusⅡ?？删幊踢壿嬈骷囊话阍O(shè)計(jì)流程如圖 所示，包括設(shè)計(jì)準(zhǔn)備，設(shè)計(jì)輸入，功能仿真，設(shè)計(jì)處理，時(shí)序仿真和器件編程及測(cè)試等七個(gè)步驟。 FPGA 設(shè)計(jì)不僅僅必須要達(dá)到客戶和系統(tǒng)的基本要求，而且需要具有可讀性、可重復(fù)性和可測(cè)性這三個(gè)重要的特征。硬件描述語(yǔ)言使得設(shè)計(jì)者在比較抽象的層次上描述設(shè)計(jì)的結(jié)構(gòu)和內(nèi)部特征，是進(jìn)行邏輯綜合優(yōu)化的重要工具。硬件描述語(yǔ)言突出優(yōu)點(diǎn)是：語(yǔ)言的公開(kāi)可利用性；設(shè)計(jì)與工藝的無(wú)關(guān)性；寬范圍的描述能力；便 于組織大規(guī)模系統(tǒng)的設(shè)計(jì)；便于設(shè)計(jì)的復(fù)用和繼承等。利用 EDA 設(shè)計(jì)工具，設(shè)計(jì)者可以預(yù)知設(shè)計(jì)結(jié)果，減少設(shè)計(jì)的盲目性，極大地提高設(shè)計(jì)的效率。 EDA 技術(shù)以 計(jì)算機(jī)硬件和系統(tǒng)軟件為基本工作平臺(tái)，采用 EDA 通用支撐軟件和應(yīng)用軟件包，在計(jì)算機(jī)上幫助電子設(shè)計(jì)工程師完成電路的功能設(shè)計(jì)、邏輯設(shè)計(jì)、性能分析、時(shí)序測(cè)試直至 PCB（印刷電路板）的自動(dòng)設(shè)計(jì)等。 EDA（ Electronics Design Automation）即電子設(shè)計(jì)自動(dòng)化。也可以實(shí)現(xiàn)無(wú)生產(chǎn)線集成電路設(shè)計(jì)公司的運(yùn)作。 的設(shè)計(jì)方法與要求 采用可編程邏輯器件芯片和 EDA 軟件，在實(shí)驗(yàn)室里就可以完成數(shù)字系統(tǒng)的設(shè)計(jì)和生產(chǎn)?？删幊踢壿嬈骷幕窘Y(jié)構(gòu)由輸入緩沖電路、與陣列、或陣列、輸出緩沖電路等 4部分組成。 ◆ 適用于 。在實(shí)用系統(tǒng)中，多數(shù)情況下必須由 FPGA 主動(dòng)引導(dǎo)配置操作過(guò)程，這時(shí) FPGA 將主動(dòng)從外專用存儲(chǔ)芯片中獲得配置數(shù)據(jù)，而此芯片的 FPGA 配置是用普通編程器將設(shè)計(jì)所得的 POF 格式的文件燒錄進(jìn)去的。 FPGA 在正常工作時(shí)，它的配置數(shù)據(jù)（下載進(jìn)去的邏輯信息）存儲(chǔ)在 SRAM 中 ，由于 SRAM的易失性，每次加電時(shí)，配置數(shù)據(jù)都必須重新下載。 FPGA 的簡(jiǎn)介 Altera 公司的 FPGA 器件有兩類配置下載方式：主動(dòng)配置方式和被動(dòng)配置方式。 設(shè)計(jì)中采用了模塊化設(shè)計(jì)方法 ,并使用了 EDA工具 ,提高了設(shè)計(jì)效率。1．概 述 等精度頻計(jì)的簡(jiǎn)介和意義 頻率檢測(cè)是電子測(cè)量領(lǐng)域的最基本也是最重要的測(cè)量之一 , 頻率信號(hào)抗干擾強(qiáng) ,易于傳輸 , 可以獲得較高的測(cè)量精度 , 所以測(cè)頻率方法的研究越來(lái)越受到重視 , 本 設(shè)計(jì)是基于 FPGA 等精度率數(shù)字頻率計(jì) ,采用 等精度 測(cè)頻原理。隨著現(xiàn)場(chǎng)可編程門(mén)陣列 FPGA 的廣泛應(yīng)用，以 EDA 工具作為開(kāi)發(fā)手段，運(yùn)用 VHDL等硬件描述語(yǔ)言語(yǔ)言，將使整個(gè)系統(tǒng)大大簡(jiǎn)化，提高了系統(tǒng)的整體性能和可靠性。直接測(cè)頻法適用于高頻信號(hào)的頻率測(cè)量，通常采用計(jì)數(shù)器、數(shù)據(jù)鎖存器及控制電路實(shí)現(xiàn)，并通過(guò)改變計(jì)數(shù)器閥門(mén)的時(shí)間長(zhǎng)短在 達(dá)到不同的測(cè)量精度；間接測(cè)頻法適用于低頻信號(hào)的頻率測(cè)量，本設(shè)計(jì)中使用的就是直接測(cè)頻法，即用計(jì)數(shù)器在計(jì)算 1S 內(nèi)輸入信號(hào)周期的個(gè)數(shù)。測(cè)量頻率的方法有多種 ,其中電子計(jì)數(shù)器測(cè)量頻率具有精度高、使用方便、測(cè)量迅速，以及便于實(shí)現(xiàn)測(cè)量過(guò)程自動(dòng)化等優(yōu)點(diǎn)，是頻率測(cè)量的重要手段之一。 將單片機(jī) AT89C51 的控制靈活性及 FPGA 芯片的可編程性相結(jié)合，采用十進(jìn)制數(shù)字顯示，實(shí)現(xiàn)了測(cè)量 信號(hào)的頻率、周期等基本功 能 。摘 要 本文設(shè)計(jì)的 等精度頻率計(jì)，主要硬件電路由復(fù)雜可編程邏輯（ FPGA）和單片機(jī) AT89C51 構(gòu)成。 FPGA 完成 各種時(shí)序邏輯控制、計(jì)數(shù)功能； 單片機(jī) AT89C51作為系統(tǒng)的主控部件，實(shí)現(xiàn)整個(gè)電路的測(cè) 試信號(hào)控制、數(shù)據(jù)運(yùn)算處理、鍵盤(pán)掃描和控制數(shù)碼管的顯示輸出。 關(guān)鍵詞：等精度頻率計(jì)；可編程邏輯器件； VHDL；單片機(jī) AT89C51. Abstract This paper introduces a method to design precision frequency meter based on equal precision measuring principle. The main circuit is posed of plex programmable logic (FPGA) and AT89C51. The plex programmable logic device pletes sequential logic control, and the counting function. AT89C51 works as the chief controller, which controls test signals of whole circuit, proceses data, scans keyboard and controls digital to display. The system bines the flexibility of AT89C51 and programmable chip FPDA, displays with decimal figures. Keywords： Equal precision frequency meters； FPGA； VHDL； MCU目 錄 引 言 ........................................................................................................................... 4 1．概 述 ........................................................................................................................ 5 等精度頻計(jì)的簡(jiǎn)介和意義 ............................................................................... 5 FPGA的簡(jiǎn)介 .................................................................................................... 5 可編程邏輯器件 FPGA 的基本結(jié)構(gòu) ........................................................................................ 5 FPGA的設(shè)計(jì)方法與要求 ..................................................................................................... 6 ............................................................................................................................ 7 2 .等精度頻計(jì)的原理分析 .....................