【正文】 R 端加一正脈沖信號以完成測試電路狀態(tài)的初始化。 (3)預(yù)置門定時結(jié)束信號把 CONTRL的 START端置為低電平 (由單片機來完成 )，在被測信號的下一個脈沖的上沿到來時， CNT1 停止計數(shù)，同時關(guān)斷 CNT2 對 fs的計數(shù)。 控制部件設(shè)計 如 圖 34 所示，當(dāng) D觸發(fā)器的輸入端 START 為高電平時，若 FIN端來一個上升沿，則 Q 端變?yōu)楦唠娖?，?dǎo)通 FIN→ CLK1 和 FSD→ CLK2，同時 EEND 被置為高電平作為標(biāo)志 。 圖 34測頻與測周期控制部分電路 計數(shù)部件設(shè)計 圖 33 中的計數(shù)器 CNT1/CNT2 是 32 位二進制計數(shù)器，通過 DSEL 模塊的控制，單片機可分 4 次將其 32 位數(shù)據(jù)全部讀出。 圖 35 CONTRL2 子模塊內(nèi)部結(jié) 構(gòu) 測量脈沖寬度的工作步驟如下 : (1)向 CONTRL2 的 CLR端送一個脈沖以便進行電路的工作狀態(tài)初始化。 (3)在被測脈沖的上沿到來時， CONTRL2 的 PUL 端輸出高電平，標(biāo)準(zhǔn)頻率信號進入計數(shù)器 CNT2。 (5)由單片機讀出計數(shù)器 CNT2 的結(jié)果，并通過上述測量原理公式計算出脈沖寬度。只有在先檢測到上沿后 PUL 才為高電平，然后在檢測到下沿時， PUL 輸出為低電平 。如果先檢測到下沿， PUL 并無變化 。占空比的測量方法是通過測量脈沖寬度記錄 CNT2 的計數(shù)值 Nl，然后將輸入 信號反相，再測量脈沖寬度，測得 CNT2 計數(shù)值 N2 則可以計算出 : AT89C51 單片機性能 其引腳如圖 36: 圖 36 AT89C51 的引腳圖 AT89C51 是一個內(nèi)含 4K 字節(jié)可編程可擦除的快閃存儲器 (Flash Memory)和128 個字節(jié) RAM。采用 ATN 工 EL 高密度非易失存儲器制造技術(shù)制造，與工業(yè)標(biāo)準(zhǔn)的 MCS51指令集和輸出管腳相兼容。 (1) AT89C51 的主要特性如下 : 與 MCS51 兼容 .4K字節(jié)可編程快閃存儲器 .壽命 :1000 次寫 /擦 .數(shù)據(jù)保留時間 :十年 .128*8 位內(nèi)部 RAM .32可編程 I/0 線 .兩個 16 位定時器 /計數(shù)器 .五個中斷源 .可編程串行通道 .低功耗的閑置和掉電模式 .片內(nèi)振蕩器和時鐘電路 (2)其管腳的具 體說明如下 : P0 口 :P0 口為一個 8 位漏級開路雙向工 I/0 口，每個引腳可驅(qū)動 8 個 TTL門。作為外部地址 /數(shù)據(jù)總線使用時，用于傳送 8 位數(shù)據(jù)和低 8 位地址。 P1 口 :P1 口是一個內(nèi)部提供上拉電阻的 8 位雙向 I/0 口， P1 口緩沖器能驅(qū)動 4 個 TTL 門。 P2 口 :P2 口是一個內(nèi)部提供上拉電阻的 8 位雙向 I/0 口， P2 口緩沖器可驅(qū)動 4 個 TTL門，當(dāng) P2口被寫‘ 1’時，其管腳被內(nèi)部上拉電阻拉高，作為輸入。 P3 口 :P3 口管腳是八個帶內(nèi)部上拉電阻的雙向 I/0 口，可驅(qū)動 4 個 TTL 門。 P3 口也可作為 AT89C51的一些特殊功能口，如下表所示 : 管腳備選功能 P3. 0 RXD(串行輸入口 ) P3. I TYD(串行輸出口 ) /INTO(外部中斷 0) /INTI(外部中斷 I) P3. 4 TO(計時器 0 外部輸入 ) P3. 4 TI 計時器 1 外部輸入 ) P3. 6/WR(外部數(shù)據(jù)存儲器寫選通 ) P3. 7 /RD(外部數(shù)據(jù)存儲器讀選通 ) P3口同時為快閃編程和編程校驗接收一些控制信號。 圖 37 單片機測頻控制電路 (1)由于 CPLD 在對頻率進行計數(shù)時，采用 32 位二進制計數(shù)器， 8 位數(shù)據(jù)總線的單片機分四次將 32 位數(shù)據(jù)全部讀出。被讀出的四組 8位數(shù)據(jù)通過 AT89C51 的 SSO, SS1 地址編碼選擇。 (2) CS:由單片機的 P1. 0 口控制。CS=1 時，測脈寬。 (4) ED2:脈寬計數(shù)結(jié)束狀態(tài)信號， ED2=1 計數(shù)結(jié)束。 AS= 1 測頻， AS=0 自校。 (7) ED l:測頻計數(shù)結(jié)束狀態(tài)信號， ED1=0 時計數(shù)結(jié)束。若令 SS= [SS 1, SSO]，則當(dāng) SS=0. 1, 2, 3時可從 PO口和 P2 口由低 8位至高 8位分別讀出兩組 4個 8位計數(shù)值 (9) FS 為標(biāo)準(zhǔn)頻率信號輸入，此頻率來源于 501lIz的有源晶振。 (11) FC 為自校頻率，取自單片機的外接晶振。鍵盤控制命令由并入串出移位寄存器 74LS165讀入。將鍵值置入，然后再將 P3. 2 與 P3. 5 口置 ` 139。 圖 38鍵盤接口電路 顯示電路 圖 39中， AT89C51 以串行通信方式 0，即同步移位寄存器方式通過 P3. 0, P3. 1 實現(xiàn)顯示碼傳送， 8個共陽極數(shù)碼管由 8片串入并出 74LS164 驅(qū)動，由于 74LS164 芯片輸出低電平時具有 8MA 的灌電流能力，在靜態(tài)顯示方式下足以保證顯示亮度。傳送波特率高達 1M，且一次發(fā)送數(shù)據(jù)很少，故閃爍并不明顯。另外，由于鍵盤和顯示電路共享單片機的串行口，在每次顯示前，程序必須將 P3. 2 置‘ 039。才能保證 P3. 0 口正確傳送顯示數(shù)據(jù)。其硬件電路的實現(xiàn)在前面已述，其軟件部分由 VHDL 語言實現(xiàn)。 頻率計測試模塊 DJDPLJ. VHD 見附錄 。系統(tǒng)初始化后，主程序不斷掃描鍵盤子程序，當(dāng)某鍵按下時，程序跳轉(zhuǎn)到相應(yīng)的子程序執(zhí)行其功能，然后返回繼續(xù)執(zhí)行鍵盤掃描程序。測頻子程序先置測頻控制位 CLR (P1. 6) . AS (P1. 4)，將 CPLD內(nèi)的計數(shù)器清零，選擇測量被測信號。然后通過鍵盤將預(yù)置門的時間值讀入單片機，打開預(yù)置門進行測頻計數(shù)，等預(yù)置門時間到后，關(guān)斷預(yù)置門， CPLD 關(guān)斷預(yù)置門后將給單片機一個結(jié)束信號，單片機讀到結(jié)束信號后，通過置 [SS1, SS 田的四個編碼狀態(tài)，分四次將測頻結(jié)果的 32 位數(shù)據(jù)讀入單片機，計算后將結(jié)果轉(zhuǎn)換為 BCD 碼送 LED 顯示輸出。 測周期時只要將計算結(jié)果由頻率值取倒數(shù)轉(zhuǎn)換為周期值即可。脈寬測量子程序與周期測量子程序基 本一致，脈寬測量是將被測信號的脈寬作為閘門信號對標(biāo)準(zhǔn)頻率進行計數(shù)。 100%算出。 鍵盤掃描、時間值輸入及計數(shù)值計算子程序 該程序采用查詢方式。單片機通過 74LS165 不斷查詢鍵盤。 鍵盤設(shè)有三個時間值鍵，分別為 , 1 s 和 l0S，來控制預(yù)置門的開關(guān)時間。其程序執(zhí)行過程與鍵盤掃描子程序相同。這部分計算主要包括 :四字節(jié)數(shù)乘法子程序 。二進制轉(zhuǎn)換 BCD 碼子程序。 USE 。 ENTITY DJDPLJ IS PORT(CHEKF, FINPUT, CHOICE: IN STD_ LOGIC。 SEL: IN STDLOGICVECTOR(2 DOWNTO 0)。 EEND: OUT STD_ LOGIC。 END ENTITY DJDPLJ。 FOUT: OUT STD_ LOGIC)。 COMPONENT CONTRL IS PORT(FIN, START, CLR, FSD: IN STDLOGIC。 END COMPONENT CONTRL。 Q: OUT STDLOGIC_ VECTOR(31 DOWNTO 0))。 COMPONENT CONTRL2 IS PORT(FIN, START, CLR: IN STD_ LOGIC。 END COMPONENT CONTRL2。 CLKOUT: OUT STD_ LOGIC)。 SIGNAL INCLK: STDLOGIC。 SIGNAL CLKI, CLK2, CLKOUT, PUL: STD 一 LOGIC。 BEGIN 00=Q1(7 DOWNTO 0) WHEN SEL=000 ELSE Q1(15 DOWNTO 8) WHEN SEL=001”ELSE Q1(23 DOWNTO 16) WHEN SEL=010 ELSE Q1(31 DOWNT024) WHEN SEL=011 ELSE Q2(7 DOWNTO 0) WHEN SEL=100 ELSE Q2(15 DOWNTO 8) WHEN SEL=101 ELSE Q2(23 DOWNTO 16) WHEN SEL=110 ELSE Q2(31 DOWNTO 24) WHEN SEL=111”ELSE 00000000。EVENTAND FSTD=’ J’THEN INCLK=NOT INCLK。 END PROCESS FENPIN。 CON:CONTRLPORTMAP(FIN=FOUT,START=START,CLR=CLRTRIQ,FSD=INCLK,CLK 1=CLK 1， EEND=EEND, CLK2=CLK2, CLRC=CLRC)。 CONT2: CNT PORT MAP(CLK=CLKOUT, CLR=CLRC, Q=Q2)。 GATE1: GATE PORT MAP(CLK2=CLK2, FSD=INCLK, CNL=TF, PUL=PUL, CLKOUT=CLKOUT)。 各子功能模塊設(shè)計 一計數(shù)模塊 : LIBRARY IEEE。 USE 。 Q: OUT STD LOGIC VECTOR(31 DOWNTO 0))。 ARCHITECTURE ART OF CNT IS SIGNAL CNT: STDes LOGIqVECTOR(31 DOWNTO 0)。1’THEN CNT=00000000000000000000000000000000。EVENTAND CLK=39。 END IF。 Q=CNT。 一測頻、周期控制模塊 LIBRARY IEEE。 ENTITY CONTRL IS PORT(FIN, STAR]幾 CLR, FSD: IN STD LOGIC。 END ENTITY CONTRL。 BEGIN PROCESS(FIN, CLR, START) IS BEGIN IF CLR=39。 THEN 1=39。 ELSIF FIN39。I39。 END IF。 CLRC=CLR。 CLK 1 =FIN AND I。 END ARCHITECTURE ART。 USE LOGIC_ 。 ENTITY CONTRL2 IS PORT (FIN, START, CLR: IN STD_ LOGIC。 END ENTITY CONTRL2。 SIGNAL A0, B0, C0, F2: STD_ L OGIC。 BEGIN S(O)=(3)。 PROCESS(START, S) IS BEGIN IF START=39。 THEN F2=FIN。 END IF。 ELSE PUL= ’ 0’ 。 IF S=3 THEN ENDD=’1’。 END IF。 AO=F2 AND (1)。 CO=NOT F2。139。 ELSIF CO39。 THEN (1)=39。 END IF。 PROCESS(A0, CLR) IS BEGIN IF CLR=39。 THEN (2)=’ 0’ 。EVENT AND A0=39。I 。 END PROCESS。I39。0 。EVENTAND B039。 THEN (3)=39。 END IF。 END ARCHITECTURE ART。 USE 。 FOUT: OUT STD LOGIC)。 ARCHITECTURE RTL OF FIN IS BEGIN FOUT=(FIN AND CHOIS) OR (CHKF AND NOT CHOIS)。 一計數(shù)器二頻率切換模塊 LIBRARY IEEE。 ENTITY GATE IS PORT (CLK2, FSD, CNL, PUL: IN STD_ LOGIC。 END ENTITY GATE。039。 ELSE CLKOUT=PUL AND FSD。 END PROCESS。 主程序如下 : LED8 EQU 7FH LED7 EQU 7EH LED6 EQU 7DH