基于cpld技術(shù)的頻率計(jì)設(shè)計(jì)及制作-免費(fèi)閱讀
【正文】 本課程設(shè)計(jì)的制作過(guò)程是在李瑞鋒老師的指導(dǎo)下進(jìn)行的。我們?cè)谟秒娔X設(shè)計(jì)的過(guò)程中也是體會(huì)到了各個(gè)程序模塊的使用方法。（2）管腳配置：編譯好后對(duì)其輸入輸出信號(hào)進(jìn)行管腳配置。 波形輸入和狀態(tài)機(jī)輸入方法是兩種常用的輔助設(shè)計(jì)輸入方法：使用波形輸入時(shí)，志耘愛(ài)繪制出激勵(lì)波形和輸出波形，EDA軟件就能自動(dòng)地根據(jù)響應(yīng)關(guān)系進(jìn)行設(shè)計(jì)；使用狀態(tài)機(jī)輸入法時(shí)，設(shè)計(jì)者只需要畫(huà)出狀態(tài)轉(zhuǎn)移圖，EDA軟件就能生成相應(yīng)的HDL代**或原理圖，使用十分方便。 電路設(shè)計(jì)和輸入是指通過(guò)某些規(guī)范的描述方式，將工程師電路構(gòu)思輸入給EDA工具。這些工具通過(guò)對(duì)設(shè)計(jì)的IBIS、HSPICE等模型的仿真，能較好地分析高速設(shè)計(jì)的信號(hào)完整性、電磁干擾等電路特性。 因?yàn)橹挥衅骷难邪l(fā)商最了解器件的內(nèi)部結(jié)構(gòu)，所以實(shí)現(xiàn)步驟必須選用器件研發(fā)商提供的工具。這種仿真的主要目的在于檢查綜合器的綜合結(jié)果是否和設(shè)計(jì)輸入一致。綜合優(yōu)化（Synthesize）是指將HDL語(yǔ)言、原理圖等設(shè)計(jì)輸入翻譯成由和、或、非門(mén)，RAM，觸發(fā)器等基本邏輯單元組成的邏輯連接（網(wǎng)表），并根據(jù)目標(biāo)和需求（約束條件）優(yōu)化所生成的邏輯連接，輸出edf和edn等標(biāo)準(zhǔn)格式的網(wǎng)表文件，供FPGA/CPLD廠家的布局布線器進(jìn)行實(shí)現(xiàn)。 更主要的缺點(diǎn)就是當(dāng)所選用芯片升級(jí)換代后，所有的原理圖都要做相應(yīng)的改動(dòng)。因此，在我們的設(shè)計(jì)中最突出的地方是不用電路圖的形式編寫(xiě)頂層文件，而是用文本形式來(lái)編寫(xiě)，即用VHDL語(yǔ)言來(lái)描述十幾塊芯片的連接，避免了系統(tǒng)在工作中出現(xiàn)“毛刺”現(xiàn)象，使系統(tǒng)的穩(wěn)定度和可靠性均得到提高。一般而言，專(zhuān)用集成電路就是具體專(zhuān)門(mén)用途和特定的獨(dú)立集成電路器件。 Max+PlusⅡ開(kāi)發(fā)工具M(jìn)ax+PlusⅡ開(kāi)發(fā)工具是美國(guó)Altera公司自行設(shè)計(jì)的一種CAE軟件工具。通過(guò)設(shè)計(jì)小型試驗(yàn)項(xiàng)目學(xué)會(huì)仿真和硬件測(cè)試的基本方法。近年來(lái)，隨著集成芯片制造技術(shù)的發(fā)展，可編程邏輯器件（PLD）在速度和集成度兩方面得到了飛速提高。采用CPLD可編程器件，可利用計(jì)算機(jī)軟件的方式對(duì)目標(biāo)器件進(jìn)行設(shè)計(jì)，而以硬件的形式實(shí)現(xiàn)。2． 用大規(guī)?？删幊踢壿嬈骷?，實(shí)現(xiàn)數(shù)字頻率計(jì)的設(shè)計(jì)原理及相關(guān)程序。然后通過(guò)按下復(fù)位鍵，以相同的過(guò)程來(lái)顯示所接收到的頻率的大小。本課題主要研究的是基于CPLD技術(shù)的頻率設(shè)計(jì)及制作。復(fù)位清零時(shí)間可設(shè)定為1秒左右。關(guān)鍵詞 ：數(shù)字頻率計(jì) ；電子設(shè)計(jì)自動(dòng)化；大規(guī)?？删幊踢壿嬈鳎? PickThe graduation project design according to the graduation design specification specified and our vocational characteristic, the requirement of practical skills, graduate innovative thinking, problem solving skills and knowledge to the prehensive ability of the research question, design a six figure, frequency measurement frequency in six LED digital display, display time tube can be set to 2 seconds delay time after test will reset all counters reset, and collection show that the signal frequency. Reset the time can be set to 1 cleared seconds. This delay signal and reset signal generated by the control circuit principle diagram and the input. But funtions as follows:is discussed using the VHDL language design hardware description.in largescale programmable logic devices, digital frequency of design principle and the related procedures.whatever bottom or top documents are written by VI IDL language, avoiding the use form design diagram caused burr phenomenon.the smallscale bination of digital circuit design method of many devices, the frequency of design in a CPLD chip.Using digital display, beautiful appearance, easy and intuitive, showed marked.small volume, and more reliable.Keywords: digital frequency, Electronic design automation, Largescale programmable logic device,目 錄畢業(yè)論文封面......................................................1畢業(yè)論文任務(wù)書(shū)....................................................2中文摘要..........................................................3英文摘要..........................................................4前言..............................................................6概述..............................................................7第1章CPLD開(kāi)發(fā)環(huán)境簡(jiǎn)介..........................................8 CPLD的概要介紹....................................
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