基于eda技術(shù)的數(shù)字頻率計(jì)設(shè)計(jì)畢業(yè)論文-免費(fèi)閱讀
【正文】 由于本人水平有限，在做課程設(shè)計(jì)的過程中，老師給予我很多的指導(dǎo)并提出了許多的寶貴意見，對(duì)我的一些看法以及錯(cuò)誤的觀點(diǎn)予以及時(shí)糾正。c=x(2)。else x=(others=39。 then x=(others=39。use 。end process。end if。139。architecture behav of jishu12 isbeginprocess(clk,rst,en)variable cqi:std_logic_vector(3 downto 0)。分頻模塊是將基準(zhǔn)信號(hào)進(jìn)行衰減來進(jìn)行對(duì)被測頻率的單位切換。a=x(0)。 thenif x4 then x=x+39。beginprocess(clk,rst)beginif rst=39。1）加法器設(shè)計(jì)用加法器對(duì)計(jì)數(shù)器溢出脈沖進(jìn)行計(jì)數(shù)，用加法器的后兩位二進(jìn)制數(shù)值對(duì)被測信號(hào)進(jìn)行相應(yīng)的分頻來實(shí)現(xiàn)量程切換。when1000= led7s=1111111。architecture one of decl7s isbegin process(a)begincase a iswhen0000= led7s=0111111。end process p2。shift=10。139。architecture one of xu_dynamic issignal scan_clk:std_logic_vector(1 downto 0)。entity xu_dynamic isport(clk,reset:in std_logic。但是，延時(shí)（導(dǎo)通頻率）也不是越小越好，因?yàn)長ED數(shù)碼管達(dá)到一定亮度需要一定時(shí)間。 then dout=din。library ieee。end case。architecture behav of si_xuan_1 issignal x:std_logic_vector(1 downto 0)。圖311 控制信號(hào)發(fā)生器原理圖編譯成功后進(jìn)行仿真，其仿真波形如下：圖312 控制信號(hào)發(fā)生器仿真波形圖該功能正確無誤后生成的元件符號(hào)圖如圖313所示。end process。q:out std_logic)。039。039。)。cq:out std_logic_vector(3 downto 0)。end if。)。elsif clk39。cout:out std_logic)。在閘門信號(hào)有效時(shí)間內(nèi)，對(duì)被測信號(hào)計(jì)數(shù)，即為信號(hào)的頻率。end process。end if。139。architecture behav of jishu10 isbeginprocess(clk,rst,en)variable cqi:std_logic_vector(3 downto 0)。使能信號(hào)和清零信號(hào)由閘門控制模塊的控制信號(hào)發(fā)生器所產(chǎn)生來對(duì)4個(gè)級(jí)聯(lián)十進(jìn)制計(jì)數(shù)器周期性的計(jì)數(shù)進(jìn)行控制。 設(shè)計(jì)意義頻率計(jì)是電子技術(shù)中常用到的一種電子測量儀器，我們以往用的頻率計(jì)大都是采用單元電路或單片機(jī)技術(shù)設(shè)計(jì)的，采用傳統(tǒng)的手工設(shè)計(jì)發(fā)展而來的自底向上的設(shè)計(jì)方法。該數(shù)字頻率計(jì)具有高速、精確、可靠、抗干擾性強(qiáng)和現(xiàn)場可編程等優(yōu)點(diǎn)。它不僅可以測量正弦波、方波、三角波、尖脈沖信號(hào)和其他具有周期特性的信號(hào)的頻率，而且還可以測量它們的周期。數(shù)字頻率計(jì)是計(jì)算機(jī)、通訊設(shè)備、音頻視頻等科研生產(chǎn)領(lǐng)域不可缺少的測量儀器。技術(shù)性能指標(biāo)：1）能夠測量正弦波、三角波、鋸齒波、矩形波等周期性信號(hào)的頻率；2）能直接用十進(jìn)制數(shù)字顯示測得的頻率；3）頻率測量范圍：1HZ~10KHZ切量程能自動(dòng)切換；4）~5V，要求一起自動(dòng)適應(yīng)；5）測量時(shí)間：T〈=；6）用CPLD/FPGA可編程邏輯器件實(shí)現(xiàn)。 頻率計(jì)測量頻率的設(shè)計(jì)原理（1）頻率計(jì)測量頻率的原理頻率計(jì)測量頻率需要設(shè)計(jì)整形電路使被測周期性信號(hào)整形成脈沖，然后設(shè)計(jì)計(jì)數(shù)器對(duì)整形后的脈沖在單位時(shí)間內(nèi)重復(fù)變化的次數(shù)進(jìn)行計(jì)數(shù)，計(jì)數(shù)器計(jì)出的數(shù)字經(jīng)鎖存器鎖存后送往譯碼驅(qū)動(dòng)顯示電路用數(shù)碼管將數(shù)字顯示出來，需要設(shè)計(jì)控制電路產(chǎn)生允許計(jì)數(shù)的門閘信號(hào)、計(jì)數(shù)器的清零信號(hào)和鎖存器的鎖存信號(hào)使電路正常工作，再設(shè)計(jì)一個(gè)量程自動(dòng)轉(zhuǎn)換電路使測量范圍更廣。cq:out std_logic_vector(3 downto 0)。)。039。039。圖32 4位十進(jìn)制計(jì)數(shù)器的頂層原理圖完成4位十進(jìn)制計(jì)數(shù)器的原理圖編輯以后，即可進(jìn)行仿真測試和波形分析，其仿真輸出波形如圖所示，當(dāng)RST=0、EN=1是其計(jì)數(shù)值在0到9999之間循環(huán)變化，COUT為計(jì)數(shù)進(jìn)位輸出信號(hào)，作為后面的量程自動(dòng)切換模塊的輸入脈沖。use 。 then cqi:=(others=39。 thenif cqi74 then cqi:=cqi+1。139。use 。139。139。if cqi=10 then cout=39。編譯成功后生成元件如圖36所示：圖36 11進(jìn)制計(jì)數(shù)器（3）D觸發(fā)器的設(shè)計(jì)其程序如下：library ieee。139。圖310 門閘信號(hào)高電平為1S的電路符號(hào)3．2．2控制信號(hào)發(fā)生器模塊該模塊主要根據(jù)輸入高電平的1S閘門信號(hào)，產(chǎn)生計(jì)數(shù)允許信號(hào)EN，該信號(hào)的高電平的持續(xù)時(shí)間即計(jì)數(shù)允許時(shí)間，與輸入的門閘控制時(shí)鐘脈沖周期相同；產(chǎn)生清零信號(hào)RST，在計(jì)數(shù)使能前對(duì)計(jì)數(shù)器先清零；產(chǎn)生存儲(chǔ)信號(hào)LOAD，在計(jì)數(shù)結(jié)束后，利用上升沿把最新的頻率測量值保存在顯示寄存器中。entity si_xuan_1 isport(a,b,c1,c2,c3,c4:in std_logic。when10= y=c3。圖316 分頻電路原理圖編譯成功后進(jìn)行仿真，起仿真波形如圖317所示：圖317 分頻電路的仿真波形圖如圖318所示，此電路圖實(shí)現(xiàn)了將被測信號(hào)進(jìn)行分頻功能，通過四選一數(shù)據(jù)選擇器的控制按不同的BA二進(jìn)制數(shù)值時(shí)輸出被測信號(hào)的1分頻、10分頻、100分頻、1000分頻，通過二四譯碼器按不同的BA二進(jìn)制數(shù)值時(shí)輸出四個(gè)檔次p0、ppp3,分別代表1hz、10hz、100hz、1000hz為單位，其功能正確無誤后生成可調(diào)用的元件圖如下：圖318 分頻電路的電路符號(hào) 譯碼模塊設(shè)計(jì)譯碼模塊是對(duì)計(jì)數(shù)出的數(shù)進(jìn)行譯碼顯示出來，該部分由寄存器、動(dòng)態(tài)掃描電路和譯碼驅(qū)動(dòng)電路組成。end reg_4。編譯仿真后生成元件圖如圖319所示，以便頂層模塊的調(diào)用。use 。shift:out std_logic_vector(1 downto 0)。scan_clk=00。p2:proce
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