【正文】 須進行，通過布局布線后仿真能檢查設計時序和FPGA實際運行情況是否一致，確保設計的可靠性和穩(wěn)定性。一般情況下，用戶能通過設置參數指定布局布線的優(yōu)化準則，總的來說優(yōu)化目標主要有兩個方面，面積和速度。 綜合結果的本質是一些由和、或、非門，觸發(fā)器，RAM等基本邏輯單元組成的邏輯網表，他和芯片的實際的設置情況更有較大的差距。在仿真時，把綜合生成的標準延時文件反標志到綜合仿真模型中去，可估計門延時帶來的影響。綜合優(yōu)化 這種方法的有點是直觀、便于理解、元器件庫資源豐富。（2） 頻率計測量周期的原理圖 頻率計測量周期的原理土如下：脈沖形成模塊計數模塊譯碼模塊控制模塊分頻模塊量程切換模塊被測信號鎖存清零使能基準信號 頻率計所需四種器件的VHDL文件及波形仿真 帶時鐘使能十進制計數器(1) 帶時鐘使能十進制計數器的波形仿真圖:(2) 帶時鐘使能十進制計數器JSH10程序如下： 測頻控制信號發(fā)生（1） 測頻控制信號發(fā)生器波形仿真圖：（2） 測頻控制信號發(fā)生器ZPKZH程序如下： 32位鎖存器32位鎖存器SCQ32B程序如下： 顯示譯碼管LED 7（1）7段顯示譯碼器的波形仿真圖如下：（2）7段顯示譯碼器LED 7程序如下： 頂層文件的編寫在以上四個器件正確設計的基礎上，再按設計原理圖的要求將這四種器件共十幾塊芯片連接起來，形成頂層文件常用的方法是將頂層文件編成電路圖的形式，進行綜合仿真。使用Max+PlusⅡ設計CPLD器件的流程如圖1所示。CPLD的高可靠性還表現在幾乎可將真?zhèn)€系統(tǒng)下載與同一芯片中，實現所謂的片上系統(tǒng)，從而大大縮小了體積，易于管理和屏蔽。使電路系統(tǒng)體積大大減小，可靠性得到提高。由于它具有功耗低、體積小、集成度高、速度快、開發(fā)周期短、費用低、用戶可定義功能及可重復編程和擦寫等許多優(yōu)點，應用領域不斷擴大，越來越多的電子系統(tǒng)開始采用可編程邏輯器件來實現數字信號處理，從而使通用DSP芯片難于完成的一些時序組合邏輯和某些簡單的大運算量的數學計算得以實現?？删幊唐骷淖畲筇攸c是可通過軟件編程對其器件的結構和工作方式進行重構，能隨時進行設計調整而滿足產品升級。此延遲信號及復位信號均由閘門控制電路產生并采用原理圖輸入。本課題主要通過單片機的一個最小系統(tǒng)和CPLD器件相結合的研究。當按下復位鍵的時候給單片機一個信號，從而通過單片機給CPLD器件一個信號，此時CPLD器件糾結收到一個信號，并且接收一個頻率，然后與固定頻率相比較，從而得到的結果傳給單片機，給單片機一個信號，然后通過單片機的最小系統(tǒng)處理，最后在傳給數碼顯示管，通過數碼顯示管顯示剛剛接收到的頻率的大小。可實現如下功能：1． 詳細論述了利用 VHDL硬件描述語言設計。使得硬件的設計可以如軟件設計一樣方便快捷，從而改變了傳統(tǒng)數字系統(tǒng)及用單片機構成的數字系統(tǒng)的設計方法、設計過程及設計觀念，使電子設計的技術操作和系統(tǒng)構成在整體上發(fā)生了質的飛躍。繼QuickLogic和XILINX分別開發(fā)了內含嵌入式FIR core的CPLD之后，ALTERA公司又推出了新一代可編程邏輯器件Stratix系列，其性能完全滿足高速數字信號算是系統(tǒng)的設計要求。通過EDA的試驗設計，加深我們對FPGA的了解，熟悉FPGA的工作原理和試驗環(huán)境，知道FPGA的開發(fā)流程，熟悉各種軟件如Altera MAX+plusII10的使用。與ASIC相比較，CPLD顯著的優(yōu)勢是開發(fā)周期短、投資風險小、產品上市速度快、市場適應能力強和硬件的升級回旋余地大，而且當產品定性和產量擴大后，可將在生產中達到充分檢驗的VHDL設計迅速實現ASIC的投資。 本章小結一般地，利用EDA技術電子系統(tǒng)設計的最終目標，是完 成專用集成電路ASIC的設計和實現，ASIC作為最終的物理平臺，集中容納了用戶通過EDA技術將電子應用系統(tǒng)的既定功能和技術指標實現的硬件實體。這種方法雖然較簡單，但缺點是有可能使電路系統(tǒng)工作中出現“毛刺”，從而降低系統(tǒng)的可靠性。不過在大型設計中，這種方法的可維護性較差，不利于模塊構造和重用。功能仿真 綜合后仿真雖然比功能仿真精確一些，不過只能估計門延時，不能估計線延時，仿真結果和布線后的實際情況更有一定的差距，并不十分準確。此時應該使用FPGA/CPLD廠商提供的軟件工具，根據所選芯片的型號將綜合輸出的網表適配到具體FPGA/CPLD器件上，這個過程就叫做實現過程。一般根據設計的主要矛盾，選擇面積或速度或是兩者平衡等優(yōu)化目標，不過當兩者沖突時，一般滿足時序約束需求更重要一些，此時選擇速度或時序優(yōu)化目標更佳。 有些高速設計情況下還需要使用第三方的板級驗證工具進行仿真和驗證。 他們的一起特點是利用由頂向下設計，利于模塊的劃分和復用，可移植性好，通用性好，設計不因芯片的工藝和結構不同而變化，更利于向ASIC的移植。通過仿真能及時發(fā)現設計中的錯誤，加快設計進度，提高設計的可靠性。 （4）綜合后仿真第3章 下載調試 編譯和管腳配置（1）編譯：程序設計好后進行編譯保存。通過此次課程設計的學習，使我感受最深的是實踐與理論的相結合，也是對我們以前學的知識的總結和概括，使得我們在設計的過程中體會到了EDA的重要性，體會到了我們所學的知識的用途和方向。感謝他們對我們這個課題設計的幫助和支持。由于本人水平有限，在做課程設計的過程中，老師給予我很多的指導并提出了許多的寶貴意見，對我的一些看法以及錯誤的觀點予以及時糾正。使我們更熟練的掌握到了這個軟件和編程。 在EDA實驗箱上按照管腳配置進行連線，然后下載到EDA實驗箱上。 綜合完成后需要檢查綜合結果是否和設計一致，做綜合后仿真。 不過需要指出的是，波形輸入和狀態(tài)機輸入方法只能在某些特別情況下緩解設計者的工作量，并不適合所有的設計。常用的設計方法有硬件描述語言（HDL）和原理圖設計輸入方法等。3個不同階段的仿真小結： －－功能仿真主要目的在于驗證語言設計的電路結構和功能是否和設計意圖相符。 在實現過程中最主要的過程是布局布線（PAR）。目前主流綜合工具日益成熟，對于一般性的設計，如果設計者確信自己標注明確，沒有綜合歧義發(fā)生，則可省略該步驟。電路設計完成以后，要用專用的仿真工具對設計進行功能仿真，驗證電路功能是否符合設計需求。目前進行大型工程設計時，最常用的設計方法是HD