【正文】 率為 0f ，周期為 0T ，則有： )(1 0NTfx ? (4) 這種方法測頻的誤差主要是對標(biāo)頻信號計(jì)數(shù)產(chǎn)生的 1? 個(gè)數(shù)字誤差，在忽略標(biāo)準(zhǔn)頻率信號自身誤差的情況下，測量精度為： 02 fff xx ??? (5) 由上可知：直接測頻方法的優(yōu)點(diǎn)是：測量方便，讀數(shù)直接，在比較寬的頻率范圍內(nèi)能夠獲得較高的測量精度。而且由 (8)式可知：閘門時(shí)間 T 越長，時(shí)基頻率越高，分辯率 越高，誤差愈小。由于本設(shè)計(jì)的頻率測量范圍為1Hz1MHz，為了提高測量精度，本文采用直接測頻法中的 M 法（計(jì)數(shù)測頻法）來實(shí)現(xiàn)數(shù)字頻率計(jì)的設(shè)計(jì)。根據(jù)頻率的定義和測頻的基本原理，測量信號頻率必須有一個(gè)脈寬為 1s， 對輸入信號脈沖計(jì)數(shù)的允許信號，其測量結(jié)果為輸入信號在 1s 內(nèi)的脈沖個(gè)數(shù)，即輸入信號的頻率。 4 計(jì)數(shù)法頻率測量系統(tǒng)的總體設(shè)計(jì) 系統(tǒng)總體結(jié)構(gòu) 對計(jì)數(shù)法數(shù)字頻率計(jì)可用傳統(tǒng)的中規(guī)模集成電路來實(shí)現(xiàn)，但 由于設(shè)計(jì)比較復(fù)雜，這樣勢必會(huì)使 電路板 的面積過于龐大，因此不宜采用此種設(shè)計(jì)方法。計(jì)數(shù)模塊是本設(shè)計(jì)的主要組成部分，計(jì)數(shù)模塊主要由 4 位十進(jìn)制計(jì)數(shù)器組成。 時(shí)鐘模塊產(chǎn)生占空比 1/4，頻率 的閘門信號的流程圖如圖 9 示。 ELSE t3:=t3+1。 t3 為 3 時(shí)，閘門關(guān)閉，同時(shí)令 t3 為 0。計(jì)數(shù)器的復(fù)位信號是低電平有效。由于掃描頻率為 1kHz,看起 來 不會(huì)有閃爍的感覺。 LED1 LED1 1110 LED2 1101 LED3 1011 LED4 0111 上電 /復(fù)位 1滅 2亮 2滅 3亮 3滅 4亮 4滅 1亮 基于 FPGA 的數(shù)字頻率計(jì)的設(shè)計(jì) 20 圖 17 顯示模塊的 示意 圖 頂層 VHDL 程序設(shè)計(jì)及整體仿真結(jié)果 在 Quartus Ⅱ 中 把以上各模塊進(jìn)行 連接 后得到頂層文件，如圖 18 所示。在設(shè)計(jì)中，閘門信號的頻率大小在很大程度上決定了設(shè)計(jì)精度的高低，本設(shè)計(jì)采用 的方波，有助于提高設(shè)計(jì)精度。由于測量頻率的儀器功能一般都比較多，因此，我們完全可以在本設(shè)計(jì)的基礎(chǔ)之上，添加測量周期、測量相位差以及與 PC 機(jī)通訊的功能，使之向多功能方面發(fā)展。生活上，他們無微不至的關(guān)懷著我，學(xué)習(xí)上激勵(lì)著我不斷上進(jìn)、勇往直前。她嚴(yán)肅的科學(xué)態(tài)度，嚴(yán)謹(jǐn)?shù)闹螌W(xué)態(tài)度，精益求精的工作作風(fēng)，深深地感染和激勵(lì)著我。此外，顯示模塊也可以外接譯碼器進(jìn)行譯碼后由數(shù)碼管顯示。 圖 19 數(shù)字頻率計(jì)仿真波形 由圖 19 可知，預(yù)置晶振時(shí)鐘為 1MHz，待測周期信號頻率為 1kHz，數(shù)字頻率計(jì)在測量的時(shí)候， 4 個(gè)數(shù)碼管顯示的都是 0。 表 3 不同頻率范圍的顯示 形式 頻率范圍 顯示形式 超過 1MHz 數(shù)碼管全滅 —— —— —— 1Hz—— 999Hz XXX 基于 FPGA 的數(shù)字頻率計(jì)的設(shè)計(jì) 19 由于采用的數(shù)碼管為共陰極數(shù)碼管，則低電平表示該數(shù)碼管被選中，同時(shí)相應(yīng)位的數(shù)據(jù)被送到該數(shù)碼管上顯示 ， 共陰極七段數(shù)碼管段位碼如表 4 所示。基于 FPGA 的數(shù)字頻率計(jì)的設(shè)計(jì) 18 鎖存模塊在閘門信號的下降沿，鎖存數(shù)據(jù)，這里有 2 個(gè)作用：一、避免計(jì)數(shù)丟失；二、在測量時(shí)，屏蔽計(jì)數(shù)值，否則數(shù)碼管會(huì)不停地變化。 基于 FPGA 的數(shù)字頻率計(jì)的設(shè)計(jì) 17 計(jì)數(shù)模塊以待測信號為輸入時(shí)鐘，在閘門開啟時(shí)計(jì)數(shù)，值得注意的是，計(jì)數(shù)模塊的復(fù)位信號輸入也是閘門信號，其復(fù)位電平與其 它 模塊相反，低電平復(fù)位，所以在閘門閉合時(shí)，計(jì)數(shù)模塊復(fù)位，準(zhǔn)備下一次計(jì)數(shù)。 END IF。 BEGIN IF reset = RESET_ACTIVE THEN t3:=0。 主 控制模塊框圖如圖 8 所示。 FPGA 具有集成度高，一片 FPGA 等效于幾十到幾百萬枚門電路，且高頻特性好，又由于其可編程，設(shè)計(jì)起來事半功倍，因此本設(shè)標(biāo)準(zhǔn)時(shí)鐘 clk 被測頻率tsig 脈 沖 整形 電 路 鎖 存 器 顯 示 模塊 tgate 分頻器 clk1k FPGA 十進(jìn)制計(jì)數(shù)器 tsig q scale reset 基于 FPGA 的數(shù)字頻率計(jì)的設(shè)計(jì) 14 計(jì)采用 FPGA 來實(shí)現(xiàn) 計(jì)數(shù)法數(shù)字頻率計(jì) ， 其中 FPGA 作為 主 控制模塊 [12]。位數(shù)越高頻率測量的范圍也越寬。由圖 6 可以看出，數(shù)字頻率計(jì)系統(tǒng)由脈沖整形電路、分頻器、 4 位十進(jìn)制計(jì)數(shù)器、鎖存器、顯示模塊等組成。 兩種測頻方法的比較 這兩種測頻方法各有利弊，其中直接測頻法是依據(jù)頻率的含義把被測信號加到閘門的輸入端，只有在閘門開 啟 時(shí)間 T （以 1s 計(jì)）內(nèi)，被測信號脈沖送到十進(jìn)制計(jì)數(shù)器進(jìn)行計(jì)數(shù)。 多周期同步測頻方法 多周期同步測頻是在直接測頻基礎(chǔ)上發(fā)展起來的，在目前的測頻系統(tǒng)中得到了越來越廣泛的應(yīng)用。當(dāng) 閘 門開啟時(shí)間 T 接近甚至等于被測信號周期 xT 的整數(shù)倍時(shí)，量化誤差最大，最大量化誤差為 1N ??? 個(gè)數(shù)。 基于 FPGA 的數(shù)字頻率計(jì)的設(shè)計(jì) 9 圖 3 FPGA 的開發(fā)流程圖 本章小結(jié) 本章 主要 對數(shù)字頻率計(jì)做了簡單的介紹，并提出了幾種常 見的用于模擬電路和數(shù)字電路中的測量頻率的方法 。 (3)I/O 組件：包括時(shí)鐘數(shù)據(jù)恢復(fù)（ CDR）、鎖相環(huán)（ PLL）、雙數(shù)據(jù)速率（ DDR），千兆位收發(fā)器塊（ GXB）、 LVDS 接收器和發(fā)送器， PLL 重新配置和遠(yuǎn)程更新宏功能模塊 。 Quartus Ⅱ 是 Altera 公司的綜合性 PLD 開發(fā)軟件，支持原理圖、 VHDL、 VerilogHDL 以及 AHDL(Altera Hardware Description Language)等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整 PLD 設(shè)計(jì)流程 。強(qiáng)大的行為描述能力是避開具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)的重要保證?，F(xiàn)在， VHDL 和 Verilog 作為 IEEE 的工業(yè)標(biāo)準(zhǔn)硬件描述語言，又得到眾多 EDA 公司的支持，在電子工程領(lǐng)域，已成為事實(shí)上的通用硬件描述語言。 EP2C20 芯片含有豐富的 I/O 口，能夠兼容多種信號標(biāo)準(zhǔn)，可以同時(shí)滿足多個(gè)標(biāo)準(zhǔn)的需要，連接不同標(biāo)準(zhǔn)的其 它 器件，實(shí)現(xiàn)以低廉的成本完成復(fù)雜的設(shè)計(jì)需求。并且 Cyclone II 系列 FPGA 內(nèi)部有豐富的時(shí)鐘資源，能夠完成分頻、倍頻、移相等有關(guān)時(shí)鐘的基本操作，使關(guān)于 FPGA 的基于 FPGA 的數(shù)字頻率計(jì)的設(shè)計(jì) 6 設(shè)計(jì)更 加 方便簡單。當(dāng)電路有少量的改動(dòng)時(shí)，更能顯示出 FPGA 的優(yōu)勢。目前 FPGA的品種很多，有 XILINX 的 XC 系列、 TI 公司的 TPC 系列、 ALTERA 公司的 FLEX 和CYCLONE 系列等。 圖 1 FPGA 的基本結(jié)構(gòu)圖 CLB 陣列實(shí)現(xiàn)用戶指定的邏輯功能，它們以陣列的形式分 布在 FPGA 中； IOB 為內(nèi)部邏輯與器件封裝引腳之間提供了可編程接口，它通常排列在芯片四周；可編程互連資源分布在 CLB 的空隙，互連資源可以編程配置在模塊之間傳遞的信號網(wǎng)絡(luò)，用于實(shí)現(xiàn)各個(gè) CLB 之間、 CLB 與 IOB 之間以及全局信號與 CLB 和 IOB 之間的連接。 FPGA 內(nèi)部嵌入可編程 RAM 塊，大大地拓展了應(yīng)用范基于 FPGA 的數(shù)字頻率計(jì)的設(shè)計(jì) 4 圍和使 用靈活性， 可靈活的配置為單口 RAM、雙口 RAM、偽雙口 RAM、 CAM 和 FIFO等常用結(jié) 構(gòu) [4]。通過對幾個(gè)方案的分析與研究，在本設(shè)計(jì)中可以采用 M 法（計(jì)數(shù)測頻法）進(jìn)行頻率測 量，計(jì)數(shù)測頻法比其他方案更加簡單 、 方便 、 可行。 常 用數(shù)字頻率測量方法有 M 法， T 法， TM 法和等精度測頻法。 前者常用于低頻段的測量，后者主要用于高頻或微波頻段的測量。 系統(tǒng)可以對外界輸入的頻率信號進(jìn)行自動(dòng)測量，并根據(jù)信號頻率的大小自 動(dòng)調(diào)節(jié)檔位，提高測量精度。由于本設(shè)計(jì)的頻率范圍比較寬，多周期同步法、相位比較法等測頻方法的相對測量誤差可能會(huì)很 大，即在大范圍的頻率測量中不能滿足設(shè)計(jì)要求。內(nèi)插法和游標(biāo)法都是采用模擬的方法，雖然精度提高了，但是電路設(shè)計(jì)卻很復(fù)雜?；?FPGA 的數(shù)字頻率計(jì)的設(shè)計(jì) 1 1 引 言 課題背景 隨著數(shù)字電路應(yīng)用越來越廣泛，傳統(tǒng)的通用數(shù)字集成電路芯片已經(jīng)很難滿足系統(tǒng)功能的要求，而且隨著系統(tǒng)復(fù)雜程度的不斷增加，所需通用集成電路的數(shù)量呈爆炸性增長，使得電路板的體積迅速膨脹，系統(tǒng)可靠性難以保證。直接測頻的方法較簡單，但精度不高。以上只是對現(xiàn)存的幾種主要的測頻方法的概述，很顯然從以上的分析中知道：不同的測頻方法在不同的應(yīng)用條件下是具有一定優(yōu)勢的 [2]。 本設(shè)計(jì) 所做主要工作 本設(shè)計(jì) 利用 Qu