【正文】 數(shù)字電子技術(shù)的發(fā)展，頻率測(cè)量成為一項(xiàng)越來(lái)越普遍的工作，因此測(cè)頻計(jì)常受到人們的青睞。根據(jù)數(shù)字頻率計(jì)的基本原理，本設(shè)計(jì)方案分三個(gè)模塊來(lái)實(shí)現(xiàn)其功能，即整個(gè)數(shù)字頻率計(jì)系統(tǒng)分為時(shí)基產(chǎn)生與測(cè)頻時(shí)序控制電路模塊、待測(cè)信號(hào)脈沖計(jì)數(shù)電路模塊、鎖存與譯碼顯示控制電路模塊等幾個(gè)單元，并且分別用VHDL硬件描述語(yǔ)言對(duì)其進(jìn)行編程，實(shí)現(xiàn)了控制電路、計(jì)數(shù)電路、鎖存與譯碼顯示電路。該數(shù)字頻率計(jì)具有高速、精確、可靠、抗干擾性強(qiáng)和現(xiàn)場(chǎng)可編程等優(yōu)點(diǎn)。它不僅可以測(cè)量正弦波、方波、三角波、尖脈沖信號(hào)和其他具有周期特性的信號(hào)的頻率，而且還可以測(cè)量它們的周期。數(shù)字頻率計(jì)是計(jì)算機(jī)、通訊設(shè)備、音頻視頻等科研生產(chǎn)領(lǐng)域不可缺少的測(cè)量?jī)x器。t change hardware electric circuit, carries on various function that the improvement can also raise system further to the number39。07/06—07/07 最后分析整理，書(shū)寫(xiě)課程設(shè)計(jì)報(bào)告。以QUARTUS II軟件為設(shè)計(jì)平臺(tái)，采用VHDL語(yǔ)言實(shí)現(xiàn)數(shù)字頻率計(jì)的整體設(shè)計(jì)。閘門(mén)時(shí)間越短，測(cè)得的頻率值刷新就越快，但測(cè)得的頻率精度就受影響。本設(shè)計(jì)中使用的就是直接測(cè)頻法，即用計(jì)數(shù)器在計(jì)算1s內(nèi)輸入信號(hào)周期的個(gè)數(shù)，其測(cè)頻范圍為1Hz~999999Hz。第2章 頻率計(jì)測(cè)量頻率的層次化設(shè)計(jì)方案頻率計(jì)電路工作時(shí)先要產(chǎn)生一個(gè)計(jì)數(shù)允許信號(hào)（即閘門(mén)信號(hào)），閘門(mén)信號(hào)的寬度為單位時(shí)間，如1S。entity lpm_counter0 is port(clock: in std_logic 。event and clock=39。 else t1:=t1+1。經(jīng)過(guò)分頻后產(chǎn)生1HZ的基準(zhǔn)信號(hào)，從clkq輸出。計(jì)數(shù)器清零信號(hào) load:out std_logic)。 end process。039。當(dāng)高電平1時(shí)允許計(jì)數(shù)器計(jì)數(shù)，低電平0時(shí)禁止計(jì)數(shù)。 計(jì)數(shù)進(jìn)位end t10。 then if en=39。產(chǎn)生進(jìn)位process(cqi) begin if cqi=1001 then c10=39。在項(xiàng)目編譯仿真成功后，用于以下的頂層設(shè)計(jì)。 dout: out std_logic_vector(23 downto 0))。end art。鎖存器輸入的24位信號(hào) dataout: out std_logic_vector(3 downto 0)。 end process。 end case。 when others =NULL。use 。 3 when 0100 = d_out=10011001。 end process。 ledc: out std_logic_vector(5 downto 0)。 q: out std_logic_vector(3 downto 0)。 tsten:out std_logic。end ponent。 signal datao: std_logic_vector(3 downto 0)。 u7:reg24b port map(load,qout(23 downto 0),rout)。而兩種測(cè)量方法之間進(jìn)行自動(dòng)選擇，首先采用測(cè)周法進(jìn)行測(cè)量，若頻率超過(guò)1000HZ則產(chǎn)生溢出信號(hào)，自動(dòng)選擇采用測(cè)頻法進(jìn)行測(cè)量，這樣的設(shè)計(jì)是最合理的頻率計(jì)設(shè)計(jì)，若只采用某一種方法進(jìn)行測(cè)量都存在不足之處。以前上課都是上一些最基本的東西而現(xiàn)在卻可以將以前學(xué)的東西作出有實(shí)際價(jià)值的東西。 通過(guò)緊張有序的設(shè)計(jì)實(shí)踐，我覺(jué)得自己的動(dòng)手能力有了很大的提高：自信心也增強(qiáng)了，在課程設(shè)計(jì)中自己動(dòng)腦子解決遇到的問(wèn)題，書(shū)本上的知識(shí)有了用武之地，這義鞏固和深化了自己的知識(shí)結(jié)構(gòu)。但也遇到了不少的挫折，有時(shí)在仿真時(shí)遇到了一個(gè)錯(cuò)誤怎么找也找不到原兇所在，找了老半天結(jié)果發(fā)現(xiàn)是取得時(shí)間太短了或是設(shè)定錯(cuò)了頻率。 心得體會(huì)本次實(shí)習(xí)讓我們體味到設(shè)計(jì)程序、調(diào)測(cè)程序過(guò)程中的樂(lè)苦與甜。 u9:ymq port map(datao,led)。 u1:t10 port map(clk0,clr,tsten,qout(3 downto 0),c1)。 d_out: out std_logic_vector(7 downto 0))。 load:out std_logic)。end ponent。end lx。編譯成功后生成元件圖如下： 將相應(yīng)的BCD碼轉(zhuǎn)換成數(shù)碼管顯示信號(hào)，最后以十進(jìn)制的形式顯示出來(lái)。 5 when 0110 = d_out=10000010。 數(shù)碼管控制器輸入四位信號(hào) d_out: out std_logic_vector(7 downto 0))。 end process。對(duì)應(yīng)數(shù)碼管的輸出 process(clk,datain) begin case clk is when 101= dataout=datain(3 downto 0)。 when 001 = =010000。輸出數(shù)碼管選擇信號(hào)end led。仿真結(jié)果如下圖所示： 數(shù)碼管控制器兩個(gè)輸入端一個(gè)為datain[23..0]，另一個(gè)為數(shù)碼管顯示選擇的掃描頻率輸入端clk，輸出端為數(shù)碼管選擇信號(hào)[5..0]和對(duì)應(yīng)顯示的數(shù)碼管的BCD碼信號(hào)端dataout[3..0]，數(shù)碼管顯示選擇隨掃描頻率clk循環(huán)變化，實(shí)現(xiàn)穩(wěn)定顯示。architecture art of reg24b isbegin process(load,din) begin if load39。編譯成功后進(jìn)行仿真，其仿真波形如下： 24位鎖存器將已有24 位bcd碼存在于此模塊的輸入口din[23..0]，在信號(hào)load的上升沿后即被鎖存到寄存器reg24b的內(nèi)部，并由reg24b的輸出端dout[23..0]輸出，設(shè)置鎖存器的好處是，數(shù)碼管上顯示的數(shù)據(jù)穩(wěn)定，不會(huì)由于周期性的清零信號(hào)而不斷閃爍。 當(dāng)加的9時(shí)產(chǎn)生進(jìn)位輸出 else c10=39。 then 當(dāng)輸入的tesen為高電平1時(shí)允許計(jì)數(shù) if (cqi9) then cqi=cqi+1。begin process (clk,clr) begin if clr=39。library ieee。 end process。039。architecture art of testpl is signal div2clk:std_logic。