【正文】 時(shí)序控制電路模塊、待測(cè)信號(hào)脈沖計(jì)數(shù)電路模塊、鎖存與譯碼顯示控制電路模塊等幾個(gè)單元，并且分別用VHDL硬件描述語(yǔ)言對(duì)其進(jìn)行編程，實(shí)現(xiàn)了控制電路、計(jì)數(shù)電路、鎖存與譯碼顯示電路。技術(shù)性能指標(biāo)及分工1）能夠測(cè)量正弦波、三角波、鋸齒波、矩形波等周期性信號(hào)的頻率；2）能直接用十進(jìn)制數(shù)字顯示測(cè)得的頻率；3）頻率測(cè)量范圍：1HZ~999999HZ；4）測(cè)量時(shí)間：T=；5）用CPLD/FPGA可編程邏輯器件實(shí)現(xiàn)；進(jìn)度安排：2011/06/27 集體針對(duì)設(shè)計(jì)進(jìn)行分析、討論，確定好分工，明確設(shè)計(jì)進(jìn)度，以及對(duì)設(shè)計(jì) 總體上有個(gè)了解。 2011/06/28 各組員針對(duì)自己的任務(wù)，查找相關(guān)資料，完成各自相關(guān)部分。2011/06/29 集體討論，找出一個(gè)較佳的方案。06/30—07/05 進(jìn)行可行性分析，進(jìn)行程序設(shè)計(jì)及仿真，對(duì)有錯(cuò)或不佳的地方加以改正。07/06—07/07 最后分析整理，書(shū)寫(xiě)課程設(shè)計(jì)報(bào)告。2011/07/08 打印相關(guān)圖紙，答辯。分配任務(wù): 郭躍明 上網(wǎng)搜集資料，審核，打??； 李 寶 對(duì)資料進(jìn)行初步整理，以備選用，寫(xiě)論文； 江時(shí)文 確定設(shè)計(jì)方案，設(shè)計(jì)程序及仿真。第1章 頻率計(jì)的設(shè)計(jì)背景及原理 設(shè)計(jì)背景隨著數(shù)字電子技術(shù)的發(fā)展，頻率測(cè)量成為一項(xiàng)越來(lái)越普遍的工作，因此測(cè)頻計(jì)常受到人們的青睞。目前許多高精度的數(shù)字頻率計(jì)都采用單片機(jī)加上外部的高速計(jì)數(shù)器來(lái)實(shí)現(xiàn)，然而單片機(jī)的時(shí)鐘頻率不高導(dǎo)致測(cè)頻速度比較慢，并且在這種設(shè)計(jì)中，由于PCB版的集成度不高，導(dǎo)致PCB板走線長(zhǎng)，因此難以提高計(jì)數(shù)器的工作頻率。為了克服這種缺點(diǎn)，大大提高測(cè)量精度和速度，我們可以設(shè)計(jì)一種可編程邏輯器件來(lái)實(shí)現(xiàn)數(shù)字頻率計(jì)。EDA技術(shù)是以大規(guī)模可編程邏輯器件為設(shè)計(jì)載體，以硬件語(yǔ)言為系統(tǒng)邏輯描述的主要方式，以計(jì)算機(jī)、大規(guī)?？删幊踢壿嬈骷拈_(kāi)發(fā)軟件及實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)為設(shè)計(jì)工具，通過(guò)有關(guān)的開(kāi)發(fā)軟件，自動(dòng)完成用軟件設(shè)計(jì)的電子系統(tǒng)到硬件系統(tǒng)的設(shè)計(jì)，最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒囊婚T(mén)新技術(shù)。其設(shè)計(jì)的靈活性使得EDA技術(shù)得以快速發(fā)展和廣泛應(yīng)用。以QUARTUS II軟件為設(shè)計(jì)平臺(tái)，采用VHDL語(yǔ)言實(shí)現(xiàn)數(shù)字頻率計(jì)的整體設(shè)計(jì)。伴隨著集成電路（IC）技術(shù)的發(fā)展，電子設(shè)計(jì)自動(dòng)化（EDA）逐漸成為重要的設(shè)計(jì)手段，已經(jīng)廣泛應(yīng)用于模擬與數(shù)字電路系統(tǒng)等許多領(lǐng)域。電子設(shè)計(jì)自動(dòng)化是一種實(shí)現(xiàn)電子系統(tǒng)或電子產(chǎn)品自動(dòng)化設(shè)計(jì)的技術(shù)，它與電子技術(shù)，微電子技術(shù)的發(fā)展密切相關(guān)，它吸收了計(jì)算機(jī)科學(xué)領(lǐng)域的大多數(shù)最新研究成果，以高性能的計(jì)算機(jī)作為工作平臺(tái)，促進(jìn)了工程發(fā)展。EDA的一個(gè)重要特征就是使用硬件描述語(yǔ)言（HDL）來(lái)完成的設(shè)計(jì)文件，VHDL語(yǔ)言是經(jīng)IEEE確認(rèn)的標(biāo)準(zhǔn)硬件語(yǔ)言，在電子設(shè)計(jì)領(lǐng)域受到了廣泛的接受。 設(shè)計(jì)原理 頻率計(jì)設(shè)計(jì)原理數(shù)字頻率計(jì)的基本原理是用一個(gè)頻率穩(wěn)定度高的頻率源作為基準(zhǔn)時(shí)鐘，對(duì)比測(cè)量其他信號(hào)的頻率。通常情況下計(jì)算每秒內(nèi)待測(cè)信號(hào)的脈沖個(gè)數(shù)，即閘門(mén)時(shí)間為1s。閘門(mén)時(shí)間可以根據(jù)需要取值，大于或小于1s都可以。閘門(mén)時(shí)間越長(zhǎng)，得到的頻率值就越準(zhǔn)確，但閘門(mén)時(shí)間越長(zhǎng)，則每測(cè)量一次頻率的間隔就越長(zhǎng)。閘門(mén)時(shí)間越短，測(cè)得的頻率值刷新就越快，但測(cè)得的頻率精度就受影響。一般取1s作為閘門(mén)時(shí)間。在電子技術(shù)中，頻率是最基本的參數(shù)之一，并且與許多電參量的測(cè)量方案、測(cè)量結(jié)果都有十分密切的關(guān)系，因此，頻率的測(cè)量就顯得更為重要。測(cè)量頻率的方法有多種,其中電子計(jì)數(shù)器測(cè)量頻率具有精度高、使用方便、測(cè)量迅速，以及便于實(shí)現(xiàn)測(cè)量過(guò)程自動(dòng)化等優(yōu)點(diǎn)，是頻率測(cè)量的重要手段之一。數(shù)字式頻率計(jì)的測(cè)量原理有兩類(lèi)：一是直接測(cè)頻法，即在一定閘門(mén)時(shí)間內(nèi)測(cè)量被測(cè)信號(hào)的脈沖個(gè)數(shù)；二是間接測(cè)頻法即測(cè)周期法，如周期測(cè)頻法。直接測(cè)頻法適用于高頻信號(hào)的頻率測(cè)量，通常采用計(jì)數(shù)器、數(shù)據(jù)鎖存器及控制電路實(shí)現(xiàn)，并通過(guò)改變計(jì)數(shù)器閥門(mén)的時(shí)間長(zhǎng)短在達(dá)到不同的測(cè)量精度；間接測(cè)頻法適用于低頻信號(hào)的頻率測(cè)量，本設(shè)計(jì)中使用的就是直接測(cè)頻法，即用計(jì)數(shù)器在計(jì)算1S內(nèi)輸入信號(hào)周期的個(gè)數(shù)。數(shù)字頻率計(jì)是數(shù)字電路中的一個(gè)典型應(yīng)用，實(shí)際的硬件設(shè)計(jì)用到的器件較多，連線比較復(fù)雜，而且會(huì)產(chǎn)生比較大的延時(shí)，造成測(cè)量誤差、可靠性差。隨著現(xiàn)場(chǎng)可編程門(mén)陣列FPGA的廣泛應(yīng)用，以EDA工具作為開(kāi)發(fā)手段，運(yùn)用VHDL等硬件描述語(yǔ)言語(yǔ)言，將使整個(gè)系統(tǒng)大大簡(jiǎn)化，提高了系統(tǒng)的整體性能和可靠性。本設(shè)計(jì)中使用的就是直接測(cè)頻法，即用計(jì)數(shù)器在計(jì)算1s內(nèi)輸入信號(hào)周期的個(gè)數(shù)，其測(cè)頻范圍為1Hz~999999Hz。 原理框圖設(shè)計(jì)的原理框圖如下所示： 圖1 數(shù)字頻率計(jì)原理框圖 設(shè)計(jì)思路 通過(guò)脈沖轉(zhuǎn)換電路將三角波、鋸齒波、正弦波，矩形波等周期性信號(hào)轉(zhuǎn)換成矩形脈沖，本論文中就不涉及這方面的設(shè)計(jì)。矩形脈沖轉(zhuǎn)換原理如圖： 圖2 矩形脈沖生成原理圖頻率測(cè)量的基本原理是計(jì)算每秒鐘內(nèi)待測(cè)信號(hào)的轉(zhuǎn)換生成的脈沖個(gè)數(shù)。這就要求測(cè)頻控制信號(hào)發(fā)生器testpl的計(jì)數(shù)使能信號(hào)tsten能產(chǎn)生一個(gè)1秒脈寬的周期信號(hào)，并對(duì)頻率計(jì)的每一計(jì)數(shù)器t10的使能端en進(jìn)行同步控制。當(dāng)tsten為高電平1時(shí)，允許計(jì)數(shù)；為低電平0時(shí)停止計(jì)數(shù)，并保持其計(jì)數(shù)結(jié)果。在停止計(jì)數(shù)期間，首先需要一個(gè)鎖存信號(hào)load的上跳沿將計(jì)數(shù)器在前1 秒種的計(jì)數(shù)值鎖存進(jìn)24位鎖存器reg24b中。鎖存信號(hào)之后，必須有一個(gè)清零信號(hào)clr_t對(duì)計(jì)數(shù)器進(jìn)行清零，為下1 秒的計(jì)數(shù)操作做準(zhǔn)備。然后由外部數(shù)碼管控制器led控制的8段譯碼器ymq譯出，并穩(wěn)定顯示。第2章 頻率計(jì)測(cè)量頻率的層次化設(shè)計(jì)方案頻率計(jì)電路工作時(shí)先要產(chǎn)生一個(gè)計(jì)數(shù)允許信號(hào)（即閘門(mén)信號(hào)），閘門(mén)信號(hào)的寬度為單位時(shí)間，如1S。在閘門(mén)信號(hào)有效時(shí)間內(nèi)，對(duì)被測(cè)信號(hào)計(jì)數(shù)，即為信號(hào)的頻率。該頻率計(jì)電路的精度取決于閘門(mén)信號(hào)T。本設(shè)計(jì)中選取的基準(zhǔn)信號(hào)頻率為40khz，為了得到1s高電平的周期性閘門(mén)信號(hào)，本設(shè)計(jì)采用對(duì)頻率為40khz基準(zhǔn)信號(hào)進(jìn)行分頻就能得到1HZ的基準(zhǔn)信號(hào)，這樣得到的門(mén)閘信號(hào)高電平為1秒鐘，處理后可以產(chǎn)生用于測(cè)頻所需的計(jì)數(shù)允許、鎖存數(shù)據(jù)和清零三個(gè)控制信號(hào)。同時(shí)產(chǎn)生400HZ的信號(hào)來(lái)控制數(shù)碼管顯示。library ieee。use 。use 。entity lpm_counter0 is port(clock: in std_logic 。 clk_div1 : out std_logic。 clkq: out std_logic)。end lpm_counter0。architecture syn of lpm_counter0 is signal q1,q2 :std_logic。beginprocess(clock) variable t1 : integer range 1 to 50。 variable t2 : integer range 1 to 4