數(shù)字頻率計(jì)課程設(shè)計(jì)-免費(fèi)閱讀
【正文】 但現(xiàn)在回過(guò)頭來(lái)看，還是挺有成就感的。同時(shí)在設(shè)計(jì)的過(guò)程中，遇到了一些以前沒(méi)有見(jiàn)到過(guò)的語(yǔ)句，但是通過(guò)查找資料來(lái)學(xué)習(xí)這些語(yǔ)句的功能和使用。編譯成功后生成元件圖如下：其中clk0為系統(tǒng)待測(cè)信號(hào)，led[7..0]是八段數(shù)碼輸出，ledc[5..0]數(shù)碼管控制片選輸出，carry_out超出量程報(bào)警輸出。 u4:t10 port map(c3,clr,tsten,qout(15 downto 12),c4)。clk1為1Hz信號(hào),clk2為被測(cè)信號(hào),clk3為數(shù)碼管掃描信號(hào) signal tsten,clr,load: std_logic。 datain: in std_logic_vector(23 downto 0)。 dout: out std_logic_vector(23 downto 0))。 clkq: out std_logic)。entity lx is port(clkqq: in std_logic。 8 when 1001 = d_out=10010000。 0 when 0001 = d_out=11111001。仿真結(jié)果如圖所示： 譯碼器輸入端d_in[3..0]將接收BCD碼信號(hào),譯碼后輸出端d_out[7..0]輸出8段數(shù)碼管信號(hào)，其中輸出的第8位均為高電平1可以使四個(gè)數(shù)碼管的小數(shù)點(diǎn)不顯示。 when 010= dataout=datain(15 downto 12)。 when 100 = =000010。 else clk =000。use 。then load為高電平時(shí)teten為低電平，計(jì)數(shù)器禁止 dout=din。use 。end process。 當(dāng)輸入的tesen為低電平0時(shí)禁止計(jì)數(shù)，鎖定計(jì)數(shù)值 end if。 當(dāng)輸入的clr_t為低電平0時(shí)清零 elsif clk39。entity t10 is port(clk,clr,en: in std_logic。 end art。)then clr_t=39。139。entity testpl is port(clk:in std_logic。 clkq =q2。 q2 =not q2。beginprocess(clock) variable t1 : integer range 1 to 50。library ieee。在停止計(jì)數(shù)期間，首先需要一個(gè)鎖存信號(hào)load的上跳沿將計(jì)數(shù)器在前1 秒種的計(jì)數(shù)值鎖存進(jìn)24位鎖存器reg24b中。直接測(cè)頻法適用于高頻信號(hào)的頻率測(cè)量，通常采用計(jì)數(shù)器、數(shù)據(jù)鎖存器及控制電路實(shí)現(xiàn)，并通過(guò)改變計(jì)數(shù)器閥門(mén)的時(shí)間長(zhǎng)短在達(dá)到不同的測(cè)量精度；間接測(cè)頻法適用于低頻信號(hào)的頻率測(cè)量，本設(shè)計(jì)中使用的就是直接測(cè)頻法，即用計(jì)數(shù)器在計(jì)算1S內(nèi)輸入信號(hào)周期的個(gè)數(shù)。通常情況下計(jì)算每秒內(nèi)待測(cè)信號(hào)的脈沖個(gè)數(shù)，即閘門(mén)時(shí)間為1s。為了克服這種缺點(diǎn)，大大提高測(cè)量精度和速度，我們可以設(shè)計(jì)一種可編程邏輯器件來(lái)實(shí)現(xiàn)數(shù)字頻率計(jì)。 2011/06/28 各組員針對(duì)自己的任務(wù)，查找相關(guān)資料，完成各自相關(guān)部分。Can measure electric capacity to make into a number type the electric capacity measure an instrument。因此數(shù)字頻率計(jì)在測(cè)量物理量方面應(yīng)用廣泛。本設(shè)計(jì)用VHDL在CPLD器件上實(shí)現(xiàn)數(shù)字頻率計(jì)測(cè)頻系統(tǒng)，能夠用十進(jìn)制數(shù)碼顯示被測(cè)信號(hào)的頻率，能夠測(cè)量正弦波、方波和三角波等信號(hào)的頻率，而且還能對(duì)其他多種物理量進(jìn)行測(cè)量。Increase to spread a feeling machine in the electric circuit, can also make into a number pulse instrument, account a price machine etc..Therefore the digital cymometer accounts in the diagraph physics to measure aspect applied design is used VHDL the spare part is at CPLD up carry out digital cymometer to account to measure repeatedly system, can show to be measured the frequency of signal with the decimal system figures, can measure the frequency of sine wave, square wave and triangle wave etc. signal, and return an ability as to it39。2011/06/29 集體討論，找出一個(gè)較佳的方案。EDA技術(shù)是以大規(guī)?？删幊踢壿嬈骷樵O(shè)計(jì)載體，以硬件語(yǔ)言為系統(tǒng)邏輯描述的主要方式，以計(jì)算機(jī)、大規(guī)?？删幊踢壿嬈骷拈_(kāi)發(fā)軟件及實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)為設(shè)計(jì)工具，通過(guò)有關(guān)的開(kāi)發(fā)軟件，自動(dòng)完成用軟件設(shè)計(jì)的電子系統(tǒng)到硬件系統(tǒng)的設(shè)計(jì)，最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒囊婚T(mén)新技術(shù)。閘門(mén)時(shí)間可以根據(jù)需要取值，大于或小于1s都可以。數(shù)字頻率計(jì)是數(shù)字電路中的一個(gè)典型應(yīng)用，實(shí)際的硬件設(shè)計(jì)用到的器件較多，連線(xiàn)比較復(fù)雜，而且會(huì)產(chǎn)生比較大的延時(shí)，造成測(cè)量誤差、可靠性差。鎖存信號(hào)之后，必須有一個(gè)清零信號(hào)clr_t對(duì)計(jì)數(shù)器進(jìn)行清零，為下1 秒的計(jì)數(shù)操作做準(zhǔn)備。use 。 variable t2 : integer range 1 to 400。 else t2:=t2+1。end syn。1Hz信號(hào) tsten:out std_logic。then div2clk=not div2clk。139。編譯成功后生成元件圖如下：從測(cè)頻控制信號(hào)發(fā)生器模塊的仿真圖，很鮮明的給出了時(shí)鐘信號(hào)與計(jì)數(shù)允許信號(hào)tsten、清零信號(hào)clr_t和鎖存信號(hào)load的關(guān)系，從仿真圖可以看出計(jì)數(shù)允許信號(hào)、清零信號(hào)和鎖存信號(hào)與變量Q之間所存在的相對(duì)應(yīng)的關(guān)系。 clk:計(jì)數(shù)器時(shí)鐘，clr:清零信號(hào),en:計(jì)數(shù)使能信號(hào) q: out std_logic_vector(3 downto 0)。event and clk=39。 end if。q=cqi。entity reg24b is port (load: in std_logic。 鎖存輸入的數(shù)據(jù) end if。entity led isport(clk:in std_logic。 end if。 when 101 = =000001。 wh
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