【正文】 量正弦波、方波、三角波、尖脈沖信號和其他具有周期特性的信號的頻率，而且還可以測量它們的周期。根據數字頻率計的基本原理，本設計方案分三個模塊來實現其功能，即整個數字頻率計系統分為時基產生與測頻時序控制電路模塊、待測信號脈沖計數電路模塊、鎖存與譯碼顯示控制電路模塊等幾個單元，并且分別用VHDL硬件描述語言對其進行編程，實現了控制電路、計數電路、鎖存與譯碼顯示電路。EDA的一個重要特征就是使用硬件描述語言（HDL）來完成的設計文件，VHDL語言是經IEEE確認的標準硬件語言，在電子設計領域受到了廣泛的接受。這就要求測頻控制信號發(fā)生器testpl的計數使能信號tsten能產生一個1秒脈寬的周期信號，并對頻率計的每一計數器t10的使能端en進行同步控制。end lpm_counter0。 end process。begin process(clk) begin if clk39。 load=not div2clk。139。039。event and load=39。architecture art of led is signal clk: std_logic_vector(2 downto 0)。 when 100= dataout=datain(7 downto 4)。 輸出8位信號 end ymq。仿真結果如下圖所示：將各個元器件依據設計相連：library ieee。16位鎖存器ponent reg24b 待調用的32位鎖存器端口定義 port (load: in std_logic。end ponent。 u10:lpm_counter0 port map(clkqq, clkq=clk1, clk_div1=clk2)。在學習中的小問題在課堂上不可能犯，在動于的過程中卻很有可能犯。在整個課程設計完后，總的感覺是：有收獲。 u6:t10 port map(c5,clr,tsten,qout(23 downto 20), carry_out)。 : out std_logic_vector(5 downto 0))。十進制計數器ponent t10 待調用的有時鐘使能的十進制計數器端口定義 port(clk,clr,en: in std_logic。 end case。library IEEE。 when others =NULL。 數碼管掃描頻率 datain: in std_logic_vector(23 downto 0)。輸出鎖存控制信號 din: in std_logic_vector(23 downto 0)。end process。q:4位計數結果輸出 c10: out std_logic)。 當div2clk與clk同時為零時計數器清零 else clr_t=39。計數器使能信號 clr_t:out std_logic。 end if。use 。隨著現場可編程門陣列FPGA的廣泛應用，以EDA工具作為開發(fā)手段，運用VHDL等硬件描述語言語言，將使整個系統大大簡化，提高了系統的整體性能和可靠性。其設計的靈活性使得EDA技術得以快速發(fā)展和廣泛應用。s he various physical quantity carry on the physical volume small and dependable sex Gao and achievement to consume a low cymometer is the diagraph instrument of research production realm indispensabilities, such as calculator, munication equipments and audio frequency video frequency...etc..The digital cymometer that adopts VDHL to weave a distance to design a realization accounts, in addition to is measured the orthopedics of signal part, the key importation part and figures show part, rest all in one FPGA realization of chip, the whole system simplifies very much, and has vivid spot to change the foundation that doesn39。經過改裝，可以測量脈沖寬度，做成數字式脈寬測量儀；可以測量電容做成數字式電容測量儀；在電路中增加傳感器，還可以做成數字脈搏儀、計價器等。技術性能指標及分工1）能夠測量正弦波、三角波、鋸齒波、矩形波等周期性信號的頻率；2）能直接用十進制數字顯示測得的頻率；3）頻率測量范圍：1HZ~999999HZ；4）測量時間：T=；5）用CPLD/FPGA可編程邏輯器件實現；進度安排：2011/06/27 集體針對設計進行分析、討論，確定好分工，明確設計進度，以及對設計 總體上有個了解。 設計原理 頻率計設計原理數字頻率計的基本原理是用一個頻率穩(wěn)定度高的頻率源作為基準時鐘，對比測量其他信號的頻率。當tsten為高電平1時，允許計數；為低電平0時停止計數，并保持其計數結果。architecture syn of lpm_counter0 is signal q1,q2 :std_logic。 clk_div1 =q1。event and clk=39。 鎖存器輸出與計數器使能信號反相 tsten=div2clk。 then cqi=0000。 end if。139。 begin clk同掃描頻率clk循環(huán)變化 process(clk) begin if rising_edge(clk) then if clk 5 thenclk=clk+1。when 011= dataout=datain(11 downto 8)。 第8位d_out[7]為逗號architecture art of ymq isbegin process(d_in) begin case d_in is 第8位為1高電平逗號不顯示 when 0000 = d_out=11000000。use 。 din: in std_logic_vector(23 downto 0)。 sig