【正文】 ata_out=1111111。 use 。此時的時基符合要求，因此最后就穩(wěn)定地顯示頻率數(shù)值?；叵脒@段日子的經(jīng)歷和感受，我感慨萬千，在這次畢業(yè)設(shè)計的過程中，我擁有了無數(shù)難忘的回憶和收獲。在同大家的交往中我學(xué)到很多，也非?？鞓?，正因為有大家我在學(xué)校的生活才能如此豐富而充實。 小數(shù)點(diǎn) end entity dfre。 ponent frequency is 引用計數(shù)器 port(treset:in std_logic。event and clk=39。 ctrfre:process(reset,clk1k)用于產(chǎn)生時基的狀態(tài)機(jī) begin if reset=39。enfre=39。 enfre=39。 myfre=count90。139。 then ttclk=39。 end process ctrtt。unit=39。 end if。 else frecou=frecou+1。 end if。 end if。039。 when011=dot=001。 then cou1k=0。輸入計數(shù)器的時鐘信號即時基 signal ttsig:std_logic。 display2:out std_logic_vector(0 to 6)。 感謝我的指導(dǎo)老師，是你 們 的細(xì)心指導(dǎo)和關(guān)懷，使我能夠順利的完成畢業(yè)設(shè)計論文 。與“自底向上”的設(shè)計方法相比，有利于在設(shè)計初期發(fā)現(xiàn)結(jié)構(gòu)設(shè)計中的錯誤，提高設(shè)計的一次成功率，因而在現(xiàn)代 EDA 系統(tǒng)中被廣泛采用。仿真波形如圖 8 所示 。 6 數(shù)字頻率計波形仿真 仿真 實現(xiàn) 在仿真時，由于設(shè)計輸入的脈沖信號為 20MHz， 所以如果直接采用上面的設(shè)計進(jìn)行仿真，那么將很浪費(fèi)時 間。 when0100=data_out=0110011。 7 段譯碼器將計數(shù)值譯成相應(yīng)的 7 段數(shù)碼驅(qū)動值。 then inlock=39。鎖存器還完成量程選擇功能。139。 則計數(shù)值百位變成 10，十位、個位變成 0 elsif tcou1=1001 and tcou2=1001 then 如果百位小于 9，十位為 9 且個位為 9 的時候 tcou1=0000。內(nèi)部計數(shù)值個位 signal tcou2:std_logic_vector(3 downto 0)。閘門信號與待測信號相與作為計數(shù)輸入， 計數(shù)結(jié)果直 接輸出給鎖存器。再考慮具體的實現(xiàn)，在測頻率的時候，由于采用輸入信號作為時基，以輸入信號為時鐘，用一個計數(shù)器測量在一個時基周期里，輸入信號的周期數(shù)目，如此就可以得到輸入信號的頻率。同樣的道理 100kHz 擋提供的時基應(yīng)該是 的脈沖， 1MHz 擋提供的時基應(yīng)該是 頻率為 1kHz 的脈沖。 4 數(shù)字頻率計的 結(jié)構(gòu)圖 及功能 數(shù)字頻率計的原理結(jié)構(gòu)圖 數(shù)字頻率計的原理結(jié)構(gòu)圖及接口信號如 圖 1 所示。因為己經(jīng)得到了實際連線引起的時延數(shù)據(jù)，所以仿真結(jié)果能比較精確的預(yù)期未來芯片的實際性能。 （ 2） 設(shè)計輸 入。同一個設(shè)計的程序可以被不同的工具所支持，包括綜合工具、仿真工具、系統(tǒng)平臺等。所以硬件描述語言及相關(guān)的仿真、綜合等技術(shù)的研究是當(dāng)今電子設(shè)計自動化領(lǐng)域的一個重要課題。 CAE 的主要功能是：原理圖輸人，邏輯仿真，電路分析，自動布局布線， PCB 后分析。 頻率又是電子技術(shù)領(lǐng)域永恒的話題， 為了得到性能更好的電子系統(tǒng)，科研人員在不斷地研究著頻 率， CPU就是用頻率的高低來評價其性能的好壞，可見頻率在電子系統(tǒng)的重要性。綜觀過去一二十年的國內(nèi)頻率計市場，其生產(chǎn)單位有幾十家，主要集中在江蘇、四川、河北、上海等電子工業(yè)較發(fā)達(dá)的地區(qū)，產(chǎn)品的型號品牌已有上百種。在方框圖一級進(jìn)行仿真、糾錯，并用硬件描述語言對高層次的系統(tǒng)行為進(jìn)行描述，在系統(tǒng)一級進(jìn)行驗證。據(jù) 1991 年有關(guān)統(tǒng)計表明， VHDL 語言業(yè)已被廣大設(shè)計者所接受。 （ 5） 語法規(guī)范，易于共享。 二是 編寫設(shè)計代碼。通常情況下計算每秒內(nèi)待測信號的脈沖個數(shù)，即閘門時間為 1 s。具體功能如下： （ 1） 當(dāng)讀數(shù)大于 999 時，頻率 計處于超量程狀態(tài)，下一次測量時，量程自動增大一擋。開關(guān)控制電路對鍵盤輸入的啟停信號進(jìn)行處理。狀態(tài)機(jī)用 1kHz（周期為 1ms）的脈沖信號觸發(fā)，因為所要生產(chǎn)的時基中，頻率最大（周期最小）的就是 1kHz 的脈沖，要產(chǎn)生高電平為 10ms 和 1ms 的脈沖信號，可以采用 100 個狀態(tài)的狀態(tài)機(jī)，從狀態(tài) 1，狀態(tài) 2......到狀態(tài) 1ms 的脈沖信 號，只要在狀態(tài) 99 的時候產(chǎn)生高電平，狀態(tài) 100 的時候回到低電平即可；要產(chǎn)生高電平為 10ms 的脈沖信號，則要在狀態(tài) 90 的時候產(chǎn)生高電平，在狀態(tài) 100 的時候回到低電平。 use 。tcou2=0000。 個位清零，十位數(shù)值加 1 else tcou1=tcou1+1。event and tsig=39。鎖存器源 程序如下： library ieee。 then inlock=not inlock。 use 。 when1001=data_out=1111011。 entity dfre is port(reset:in std_logic。 圖 9 第一次仿真中的換擋情況 第二次仿真待用測試信號的周期為 40us，頻率為 25kHz，按照頻率計的設(shè)計，應(yīng)該自動換擋到 100kHz 測頻擋，顯示為 ，單位為 kHz。 我在學(xué)校圖書館搜集資料，還在網(wǎng)上查找各類相關(guān)資料，將這些寶貴的資料全部保存起來， 盡量使我的資料完整、精確、數(shù)量多，這有利于論文的撰寫。四年時光轉(zhuǎn)瞬即逝，然而這段短暫時光的點(diǎn)點(diǎn)滴滴都將是我生命中的美好回憶。 architecture one of dfre is type state is (start,judge,count1,count2to89,count90,count91to98,count99,count100)。 tclk,tsig:in std_logic。139。139。139。139。 else frecou=frecou+1。 else enfre=enfre。039。 c1: frequency port map(reset,ttclk,ttsig,keepcou1,keepcou2,keepcou3)。ttsig=enfre。 end if。 myfre=count99。 else enfre=enfre。 else flag=flag。enfre=39。 21 when010=dot=010。139。 signal ttclk:std_logic。測試信號輸入端 display1:out std_logic_vector(0 to 6)。很慶幸這些年來我遇到了許多恩師益友，無論在學(xué)習(xí)上、生活上還是工作上都給予了我無私的幫助和熱心的照顧，讓我在諸多方面都有所成長。 圖 12 測試信號是周期為 3ms 脈沖的仿真波形圖 7 總結(jié) 本文基于 EDA 技術(shù) ， 采用并行 工程和“自頂 至下 ” 的設(shè)計方法 設(shè)計了這種數(shù)字頻率計 ， 該設(shè)計方法 從系統(tǒng) 級 設(shè)計入手 ， 在頂層進(jìn)行功能方框圖的劃分和結(jié)構(gòu)設(shè)計 ， 在方框圖一級進(jìn)行仿真和糾錯 ， 并用 VHDL 語言對高層次的系統(tǒng)行為進(jìn)行描述 ， 在系統(tǒng)一級進(jìn)行驗證 ，直觀靈活，便于修改和調(diào) 試。 15 10kHz、 100kHz 和 1MHz 三擋仿真 第一次仿真采用測試信號的周期為 200us， 頻率為 5kHz，按照頻率計的設(shè)計， 應(yīng)該是自動換到 10kHz 測頻擋，顯示為 ，單位為 kHz。將計數(shù)狀態(tài) 計數(shù)狀態(tài) 90、計數(shù)狀態(tài) 99 和計數(shù)狀態(tài) 100 單獨(dú)提取出來的原因是時基信號都在狀態(tài) 100 清零，產(chǎn)生高電平為 100ms 的時基，需要在計數(shù)狀態(tài) 1 的時候?qū)r基信號置 1，由于從 1~99 只有 99ms，因此在計數(shù)狀態(tài) 1 之前的 judge 狀態(tài)中，如果處于 10kHz 測頻擋，就要將時基信號置 1；產(chǎn)生高電平為 10ms 的時基，需要在計數(shù)狀態(tài) 90 的時候?qū)r基信號置 1；產(chǎn)生高電平為 1ms 的時基，則需要在計數(shù)狀態(tài) 99 將時基信號置 1，所以計數(shù)狀態(tài) 計數(shù)狀態(tài) 90 和計數(shù)狀態(tài) 99 要單獨(dú)提取。 when0011=data_out=1111001。位選擇是一個 3 選 1 模塊 ,位譯碼是一個 23 譯碼器 ,它的輸出循環(huán)選通數(shù)碼管。139。 圖 4 計數(shù)器模塊引腳符號圖 鎖存器設(shè)計 每當(dāng)鎖存使能信號來臨 ,鎖存器便將鎖存結(jié)果讀入、鎖存。 oputctr:process(treset,tsig)控制數(shù)值輸出的進(jìn)程 begin if treset=39。tcou3=1010。 architecture one of frequency is signal tcou1:std_logic_vector(3 downto 0)。 計數(shù)器 采用 3 個 具有使能功能的 十 進(jìn)制計數(shù)器級聯(lián)作為計數(shù)模塊。由 3 選 1模塊 ,根據(jù)量程選擇信號選擇 1 kHz,100Hz, 10 Hz 之一輸出。在10kHz 擋，該擋最大讀數(shù)為 ，同時也說明最小的讀數(shù)是 ，所以提供的時基應(yīng)該是頻率為 的脈沖。當(dāng)測周期的 時候，要以頻率計提供的基準(zhǔn)信號作為時鐘信號，因為頻率計提供的基準(zhǔn) 頻率大于輸入信號的頻率，在輸入信號周期內(nèi)，計算頻率計提供的 基準(zhǔn)信號的周期數(shù)目，再乘以基準(zhǔn)信號頻率，就是輸入信號的周期值了， 此時的時基信號為輸入信號 [3]。在將優(yōu)化了的網(wǎng)絡(luò)表配置到目標(biāo)器件后，從完成的版 圖上可以得到連線長短、寬窄的信息，把它們反注到原來的網(wǎng)絡(luò)表上。開發(fā)前期先設(shè)計總體方案，總體方案相對比較抽象，使用 VHDL 必須分析電路所要實現(xiàn)的具體功能。 VHDL 的移植能力非常強(qiáng)，它是一種標(biāo)準(zhǔn)的硬件描述語言。 VHDL 語言 VHDL 概述 電子設(shè)計自動化（ EDA）的關(guān)鍵技術(shù)之一是要求用形式化方法來描述數(shù)字系統(tǒng)的硬件電路，即要用所謂硬件描述語言 來描述硬件電路。與 CAD 相比， CAE除了有純粹的圖形繪制功能外，又增加了電路功能設(shè)計和結(jié)構(gòu)設(shè)計，并且通過電氣連接網(wǎng)絡(luò)表將兩者結(jié)合在一起，實現(xiàn)了工程設(shè)計。 在當(dāng)今數(shù)字信息時代，數(shù)字頻率計是計算機(jī)、通訊設(shè)備、音頻視頻等科研生產(chǎn)領(lǐng)域不可缺少的測量儀器。 這些國內(nèi)產(chǎn)品雖然在采用大規(guī)模集成電路和專用集成電路、改進(jìn)設(shè)計、強(qiáng)化多功能和小型化等方面都取得了很大進(jìn)展。然后，用綜合優(yōu)化工具生成具體門電路的網(wǎng)絡(luò)表，其對應(yīng)的物理實現(xiàn)級可以是印刷電路板或?qū)Ｓ眉呻娐?。另外，眾多?CAD 廠商也紛紛使自己新開發(fā)的電子設(shè)計軟件與VHDL 語言兼容。 VHDL 的語法非常規(guī)范，可讀性極強(qiáng)。編寫 VHDL 語言的代碼與其它計算機(jī)程序語言的代碼有很大的不同，編寫的 VHDL 代碼必須能夠綜合到采用可編程邏輯器件來實現(xiàn)的數(shù)字邏輯之中。閘 門時間可以根據(jù)需要取值，大于或小于 1 s 都可以。 （ 2） 當(dāng)讀數(shù)小于 099 時，頻率計處于欠量程狀態(tài)，下一次測量時，量程自動減少一擋。當(dāng)有啟動信號時，向分頻器發(fā)出使能信號。需要產(chǎn)生哪個時基得根據(jù)此時頻率計所在的擋作為判斷條件進(jìn)行控制。 use 。tcou3=0000。 其他情況就是個位數(shù)值加 1 end if。039。 use 。 end if。 use 。 when others=data_out=0110001。 clk1k:in std_logic。仿真波形如圖 10所示。當(dāng)資料查找完畢了，我開始著手論文的寫作。因而在今后 新的征程中，無論面臨多大的困難，我也將堅定 自信地走下去。 signal myfre:state。 tkeep1:out std_lo