【正文】 場 會與 全國經(jīng)濟前景一樣變的越來越好。此種數(shù)字頻率計具有高速、準確、可靠、抗干擾性強，而且可根據(jù)需要進一步提高其測量頻率的范圍而不需要更改硬件連接圖，具有現(xiàn)場可編程的優(yōu)點 。 頻率又是電子技術(shù)領(lǐng)域永恒的話題， 為了得到性能更好的電子系統(tǒng)，科研人員在不斷地研究著頻 率， CPU就是用頻率的高低來評價其性能的好壞，可見頻率在電子系統(tǒng)的重要性。此外，現(xiàn)代電子產(chǎn)品的生命周期都很短，一 個電路可能要在很短的時間內(nèi)作改進以滿足新的功能要求，對于通用集成電路來 說則意味著 重新設(shè)計和重新布線。而可編程邏輯器件的出現(xiàn)克服了上述缺點，它把通用集成電路通過編程集成到一塊尺寸很小的硅片上，成倍縮小了電路的體積，同時走線短，減少了干擾，提高了系統(tǒng)的可靠性，且 VHDL 語言易于掌握與使用，設(shè)計相當(dāng)靈活，極大地縮短了產(chǎn)品的開發(fā)周期。由于社會發(fā)展和科技發(fā)展的需要，信息傳輸和處理要求的提高，對頻率的測量精度也提出了更高的要求，需要更高準確度的時頻基準和更精密的測量技術(shù)。綜觀過去一二十年的國內(nèi)頻率計市場，其生產(chǎn)單位有幾十家，主要集中在江蘇、四川、河北、上海等電子工業(yè)較發(fā)達的地區(qū)，產(chǎn)品的型號品牌已有上百種。 2 本 文 基于 VHDL 語言設(shè)計了一種數(shù)字頻率計，主要 分為 7 章 。 70 年代為計算機輔助設(shè) 計（ CAD）階段，人們開始用計算機輔助進行 IC 版圖編輯、 PCB 布局布線，取代了手工操作。 90 年代為電子系統(tǒng)設(shè)計自動化（ EDA）階段。在方框圖一級進行仿真、糾錯，并用硬件描述語言對高層次的系統(tǒng)行為進行描述，在系統(tǒng)一級進行驗證。解 決這一問題的有效方法就是采用 ASIC 芯片進行設(shè)計?？删幊踢壿嬓酒c上述 兩種 ASIC 的不同之處在于：設(shè)計人員完成版圖設(shè)計后，在實驗室內(nèi)就可以燒制出自己的芯片，無須 IC 廠家的參與，大大縮短了開發(fā)周期。 硬件描述語言的發(fā)展至今已有幾十年的歷史，并已成功地應(yīng)用到系統(tǒng)的仿真、驗證和設(shè)計綜合等方面。據(jù) 1991 年有關(guān)統(tǒng)計表明， VHDL 語言業(yè)已被廣大設(shè)計者所接受。 VHDL 擁有強大的語言結(jié)構(gòu)，可以用簡潔的程 序描述復(fù)雜的邏輯控制。采用 VHDL 設(shè)計硬件電路時，并不需要首先確定使用哪種器件，當(dāng)設(shè)計完成后，再根據(jù)消耗的資源，選擇合適的器件。 （ 4） 強大的硬件描述能力。 （ 5） 語法規(guī)范，易于共享。 一項工程的設(shè)計 (包括 VHDL 程序的設(shè)計和驗證 )首先要利用 EDA 工具的文本編輯器或圖形編輯器將它用文本方式或圖形方式表達出來。這種方法最為通用，任何支持 VHDL 的 EDA 工具都支持文本方式的編輯和編譯。設(shè)計描述包括兩個方面 ：一是 系統(tǒng)描述。 二是 編寫設(shè)計代碼。如輸入輸出是否有矛盾，有無未加處理的輸入信號，是否允許使能等。 （ 5） 配置及配置后的時序仿真。 （ 6） 器件編程。通常情況下計算每秒內(nèi)待測信號的脈沖個數(shù)，即閘門時間為 1 s。一般取 1 s 作為閘門時間。當(dāng)測頻率的時候，要以輸入信號作為時鐘信號，因為輸入信號的頻率大于頻率計提供的基準頻率，在頻率計提供的基準信號周期內(nèi)，計算輸入信號的周期數(shù)目，再乘以頻率計基準頻率，就是輸入信號的頻率值了。 6 圖 1 數(shù)字頻率計結(jié)構(gòu)圖 數(shù)字頻率計的功能 本文所設(shè)計的是一個 3 位數(shù)字頻率計。具體功能如下： （ 1） 當(dāng)讀數(shù)大于 999 時，頻率 計處于超量程狀態(tài)，下一次測量時，量程自動增大一擋。顯示時間不少于 1 秒。 啟動信號 小數(shù)點 鎖存信號 清零信號 待測信號 閘門信號 1kHz 100Hz 10Hz 1K 輸出使能 量程選擇 時鐘 使能 ⒏ ⒏ ⒏ 標(biāo)準信號發(fā)生器 開關(guān)控制 譯碼顯示電路 鎖存器 計數(shù)器 計數(shù)控制器 分頻器 7 時基的設(shè)計 輸入信號是隨意的，沒法預(yù)知其頻率是多少，如何選取頻率計提供的基準信號是關(guān)鍵。要產(chǎn)生這3 種脈沖，就得從輸入的時鐘中提?。ㄟ@里假設(shè)輸入的是 20MHz 的脈沖），分別采用分頻的方法來產(chǎn)生這 3 種時基信號顯然不可取，太浪費資源，因為分別產(chǎn)生得用到 3 個 不同的 分頻器，一個為 20kHz 分頻器，用于產(chǎn)生頻率為 1kHz 的脈沖；一個 200kHz 分頻器，用于產(chǎn)生頻率為 的脈沖；一個 2M分頻器，用于產(chǎn)生頻率為 的脈沖。開關(guān)控制電路對鍵盤輸入的啟停信號進行處理。 分頻器 當(dāng)收到使能信號 ,分頻器啟動 ,將標(biāo)準 1 kHz 信號經(jīng) 3 次 10 分頻 ,得到 100 Hz, 10 Hz, 1 Hz 信號。 圖 2 信號的具體實現(xiàn) t10 為 10 進制計數(shù)器 ,對輸入時鐘進行計數(shù) ,計到 10 輸出一進位。但是一個時基信號，例如頻率為 100Hz 的脈沖信號，在整個 100ms 的周期里，根據(jù)占空比，有高電平也有低電平，這就給計數(shù)器計數(shù)的判斷帶來了麻煩。狀態(tài)機用 1kHz（周期為 1ms）的脈沖信號觸發(fā)，因為所要生產(chǎn)的時基中，頻率最大（周期最?。┑木褪?1kHz 的脈沖，要產(chǎn)生高電平為 10ms 和 1ms 的脈沖信號，可以采用 100 個狀態(tài)的狀態(tài)機，從狀態(tài) 1，狀態(tài) 2......到狀態(tài) 1ms 的脈沖信 號，只要在狀態(tài) 99 的時候產(chǎn)生高電平，狀態(tài) 100 的時候回到低電平即可；要產(chǎn)生高電平為 10ms 的脈沖信號，則要在狀態(tài) 90 的時候產(chǎn)生高電平，在狀態(tài) 100 的時候回到低電平。 各信號 時序如圖 3 所示。計數(shù)一結(jié)束 ,即發(fā)出鎖存信號 ,將計數(shù)結(jié)果送鎖存器鎖存。 計數(shù)器可以直接定義成一個整型信號，這樣計數(shù)器計數(shù)（即加 1）就十分方便，只要使用語句“計數(shù)器 =計數(shù)器 +1；”就可以。 use 。異步復(fù)位端口 tclk:in std_logic。計數(shù)值十 位 tkeep3:out std_logic_vector(3 downto 0))。內(nèi)部計數(shù)值十位 signal tcou3:std_logic_vector(3 downto 0)。tcou2=0000。139。如果百位為 10，百位數(shù)值不變 else if tcou1=1001 and tcou2=1001 and tcou3=1001 then 如 果計數(shù)值為 999 tcou1=0000。tcou2=0000。 個位清零，十位數(shù)值加 1 else tcou1=tcou1+1。tcou2=0000。 end if。 then tkeep1=0000。event and tsig=39。 tkeep3=tcou3。 end one。鎖存器對計數(shù)結(jié)果進行判斷 ,若計數(shù)結(jié)果在 099~999 之間時 ,不改變量程選擇信號 。鎖存器源 程序如下： library ieee。 entity lock is port(reset:in std_logic。 architecture behave of lock is signal inlock:std_logic。039。 then inlock=not inlock。 end behave。 Cnt3 是一個 3 進制計數(shù)器 ,計數(shù)狀態(tài)0、 2 分別應(yīng)數(shù)碼管的個、十、百位。 7 段譯碼器將輸入的 4位 BCD 碼以 7 段譯碼的方式輸入。 use 。7 段譯碼輸出 end entity display。0 的 7 段譯碼（以下類推） when0001=data_out=0110000。 when0101=data_out=1011011。 when1001=data_out=1111011。 end one。 14 在總 程序中， state 是用于產(chǎn)生時基的狀態(tài)機類型，共有開 始狀態(tài)（ start）、判斷狀態(tài)（ judge）、計數(shù)狀態(tài) 1（ count 1)、計數(shù)狀態(tài) 2~89（ count 2 to 89）、計數(shù)狀態(tài) 90（ count 90）、計數(shù)狀態(tài) 91~98（ count 91 to 98）、計數(shù)狀態(tài) 99（ count 99）、計數(shù)狀態(tài) 100（ count 100）。 如果 在能夠保證分頻不錯誤的情況下，可以在結(jié)構(gòu)體中省略分頻的進程，并且 可以 將實體設(shè)計作出如下改動： library ieee。 entity dfre is port(reset:in std_logic。 display2:out std_logic_vector(0 to 6)。 小數(shù)點 end entity dfre。 圖 8 測試信號是頻率為 5kHz 脈沖時的仿真波形圖 在波形圖 8 中可以看到，開始的時候 flag 為 2，表示頻率計處于 100kHz 測頻擋，但是這個擋提供的時基不能滿足要求，時基太小，計數(shù)器在時 基為高電平的時候計數(shù)次數(shù)太少，不能達到 100 次，所以要自動換擋。 圖 9 第一次仿真中的換擋情況 第二次仿真待用測試信號的周期為 40us，頻率為 25kHz，按照頻率計的設(shè)計，應(yīng)該自動換擋到 100kHz 測頻擋，顯示為 ，單位為 kHz。 圖 11 測試信號是頻率為 250kHz 脈沖時的仿真波形圖 在波形圖 11 中可以看到，開始的時候 flag 為 2，表示頻率計處于 100kHz 測頻擋，但是這個擋提供的時基不能滿足要求，時基太小，計數(shù)器在時基為高電平的時候計數(shù)次數(shù)超過了要求的范圍，所以要自動換擋。 測周期擋仿真 這次仿真采用測試信號的周期為 3ms，按照頻率計的設(shè)計，應(yīng)該自動換擋到測周期擋，顯示為 003，單位為 ms。 17 09 年 10 月，我開始了我的畢業(yè)論文工作，時至今日，論文基本完成。 我在學(xué)校圖書館搜集資料，還在網(wǎng)上查找各類相關(guān)資料，將這些寶貴的資料全部保存起來， 盡量使我的資料完整、精確、數(shù)量多，這有利于論文的撰寫。 我不會忘記這難忘的幾個月的時間，畢業(yè)論文的制作給了我難忘的回憶。 總之，此次本科畢業(yè)設(shè)計讓我受益匪淺，終生受用 。指導(dǎo) 老師 嚴謹 的 治學(xué)態(tài)度、淵博的知識、無私 的奉獻精神使我深受啟迪。四年時光轉(zhuǎn)瞬即逝，然而這段短暫時光的點點滴滴都將是我生命中的美好回憶。 use 。 clk:in std_logic。 display3:out std_logic_vector(0 to 6)。 architecture one of dfre is type state is (start,judge,count1,count2to89,count90,count91to98,count99,count100)。產(chǎn)生頻率為 1kHz 的脈沖信號 signal cou1k:integer range 0 to 9999。 signal keepcou2:std_logic_vector(3 downto 0)。輸入計數(shù)器的測試信號 ponent display is 引用 7 段譯碼器 port(data_in:in std_logic_vector(3 downto 0)。 tclk,tsig:in std_logic。 end ponent。 end ponent。clk1k=39。139。 end if。 ctrdot: